專利名稱：時延調(diào)整方法和數(shù)據(jù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)，尤其涉及一種時延調(diào)整方法和數(shù)據(jù)轉(zhuǎn)換器。
背景技術(shù)：
在數(shù)字預(yù)失真(Digital Pre-Distortion ;以下簡稱DPD)線性化技術(shù)中，時延調(diào)整是Dro關(guān)鍵技術(shù)之一。時延調(diào)整的作用是將下行數(shù)據(jù)和反饋數(shù)據(jù)對齊，而下行數(shù)據(jù)和反饋數(shù)據(jù)對齊是各種Dro運算的重要前提。由于在功放、射頻通道和濾波器部分實現(xiàn)靈活的時延調(diào)整比較困難，因此現(xiàn)有的時延調(diào)整技術(shù)一般通過調(diào)整數(shù)據(jù)轉(zhuǎn)換器，例如模數(shù)轉(zhuǎn)換器(Analog to DigitalConverter ;以下簡稱ADC)或數(shù)模轉(zhuǎn)換器(Digital to Analog Converter ;以下簡稱: DAC)，的時延來實現(xiàn)。具體地，外部時鐘單元送給DAC和/或ADC的時鐘具備精確的時延調(diào)整功能，送給DAC和ADC的時延可以分別表示為Atl和At2。單獨調(diào)整Atl或A t2，或者同時調(diào)整Atl和At2的值，都可實現(xiàn)下行和反饋通道之間的時延差的調(diào)整。對于并行接口的數(shù)據(jù)轉(zhuǎn)換器，輸入時鐘只需要一路。此時，在外部時鐘單元實現(xiàn)時延調(diào)整是可行的，但是在外部時鐘單元實現(xiàn)時延調(diào)整功能，會導(dǎo)致外部時鐘單元的設(shè)計比較復(fù)雜，實現(xiàn)成本偏高。隨著ADC和DAC的采樣速率的不斷提高，傳統(tǒng)的并行數(shù)據(jù)接口已難以承載越來越大的數(shù)據(jù)量。串行-解串行(Serialize-Deserialize ;以下簡稱Serdes)接口的數(shù)據(jù)轉(zhuǎn)換器解決了大數(shù)據(jù)量的問題。但是，對于Serdes接口的數(shù)據(jù)轉(zhuǎn)換器，在正常工作時Serdes部分的工作時鐘不能調(diào)整，要保持穩(wěn)定，否則Serdes接口會發(fā)生斷鏈，引起業(yè)務(wù)中斷，例如掉話。因此，為了達到調(diào)整數(shù)據(jù)轉(zhuǎn)換器時延而不影響Serdes接口正常工作的目的，外部時鐘單元需要同時給數(shù)據(jù)轉(zhuǎn)換器提供可調(diào)整和不可調(diào)整的兩路時鐘，這樣，在外部時鐘單元實現(xiàn)Serdes接口的數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整功能，會導(dǎo)致外部時鐘單元的設(shè)計比較復(fù)雜，實現(xiàn)成本大幅提高。綜上所述，現(xiàn)有技術(shù)在外部時鐘單元實現(xiàn)數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整功能，會導(dǎo)致外部時鐘單元的設(shè)計比較復(fù)雜，實現(xiàn)成本偏高。

發(fā)明內(nèi)容
本發(fā)明提供一種時延調(diào)整方法和數(shù)據(jù)轉(zhuǎn)換器，以實現(xiàn)在數(shù)據(jù)轉(zhuǎn)換器內(nèi)部實現(xiàn)時延調(diào)整功能，降低時鐘設(shè)計復(fù)雜度和實現(xiàn)成本。本發(fā)明一方面提供一種時延調(diào)整方法，包括數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整單元接收固定時鐘；所述時延調(diào)整單元采用第一調(diào)整量對所述固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對所述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；所述時延調(diào)整單元將所述采樣時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的轉(zhuǎn)換器核，以及將所述用于數(shù)字處理的時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元。本發(fā)明另一方面提供一種數(shù)據(jù)轉(zhuǎn)換器，包括時延調(diào)整單元、轉(zhuǎn)換器核和數(shù)字時鐘單元；所述時延調(diào)整單元分別與所述轉(zhuǎn)換器核和所述數(shù)字時鐘單元連接；所述時延調(diào)整單元，用于接收固定時鐘，采用第一調(diào)整量對所述固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對所述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；將所述采樣時鐘發(fā)送給所述轉(zhuǎn)換器核，以及將所述用于數(shù)字處理的時鐘發(fā)送給所述數(shù)子時鐘單兀；所述轉(zhuǎn)換器核，用于接收所述時延調(diào)整單元發(fā)送的采樣時鐘；所述數(shù)字時鐘單元，用于接收所述時延調(diào)整單元發(fā)送的用于數(shù)字處理的時鐘。本發(fā)明再一方面提供一種基站，包括上述數(shù)據(jù)轉(zhuǎn)換器。本發(fā)明再一方面還提供一種通信系統(tǒng)，包括上述基站。本發(fā)明的技術(shù)效果是數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整單元接收固定時鐘之后，采用第一調(diào)整量對該固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對該固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；然后時延調(diào)整單元將上述采樣時鐘發(fā)送給數(shù)據(jù)轉(zhuǎn)換器的轉(zhuǎn)換器核，以及將上述用于數(shù)字處理的時鐘發(fā)送給數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元；從而可以在數(shù)據(jù)轉(zhuǎn)換器內(nèi)部實現(xiàn)時延調(diào)整功能，進而可以降低時鐘設(shè)計復(fù)雜度和實現(xiàn)成本。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。圖I為本發(fā)明一個實施例中時延調(diào)整方法的流程圖；圖2為本發(fā)明一個實施例中數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖3為本發(fā)明另一個實施例中數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖4為本發(fā)明一個實施例中并行接口的數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖5為本發(fā)明一個實施例中Serdes接口的數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖6為本發(fā)明實施例提供的時鐘分頻實現(xiàn)時延調(diào)整的原理示意圖；圖7為本發(fā)明一個實施例中時鐘分頻實現(xiàn)時延調(diào)整的示意圖；圖8為本發(fā)明一個實施例中模擬延遲線實現(xiàn)時延調(diào)整的示意圖；圖9為本發(fā)明一個實施例中PLL或DLL實現(xiàn)時延調(diào)整的示意圖。
具體實施例方式為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。本發(fā)明的技術(shù)方案，可以應(yīng)用于各種通信系統(tǒng)，例如全球移動通信系統(tǒng)(GlobalSystem of Mobile communication ;以下簡稱GSM),碼分多址(Code Division MultipleAccess ;以下簡稱CDMA)系統(tǒng)，寬帶碼分多址(Wideband Code Division Multiple AccessWireless ;以下簡稱WCDMA),通用分組無線業(yè)務(wù)(General Packet Radio Service ;以下簡稱GPRS),長期演進(Long Term Evolution ;以下簡稱LTE)等。本發(fā)明中的基站，可以是GSM或CDMA中的基站(Base Transceiver Station;以下簡稱BTS)，也可以是WCDMA中的基站(NodeB)，還可以是LTE中的演進型基站(evolvedNodeB ；以下簡稱eNB或e_NodeB),本發(fā)明并不限定。圖I為本發(fā)明一個實施例中時延調(diào)整方法的流程圖，如圖I所示,該時延調(diào)整方法可以包括步驟101，數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整單元接收固定時鐘。
其中，上述固定時鐘可以為數(shù)據(jù)轉(zhuǎn)換器連接的外部時鐘單元在完成上電初始化配置并正常穩(wěn)定工作后，提供給該數(shù)據(jù)轉(zhuǎn)換器的相位不變的時鐘。步驟102，時延調(diào)整單元采用第一調(diào)整量對上述固定時鐘進行調(diào)整，獲得采樣時鐘(Sample Clock)，以及采用第二調(diào)整量對上述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘。本實施例中，第一調(diào)整量和第二調(diào)整量可以相等也可以不等，本發(fā)明對第一調(diào)整量和第二調(diào)整量的大小不作限定；本發(fā)明中，第一調(diào)整量和第二調(diào)整量是可調(diào)的。具體地，本實施例的一種實現(xiàn)方式中，第一調(diào)整量和第二調(diào)整量相等，時延調(diào)整單元接收到固定時鐘之后，先采用第一調(diào)整量或第二調(diào)整量對該固定時鐘進行調(diào)整，然后將調(diào)整后的固定時鐘分為兩路，分別作為采樣時鐘和用于數(shù)字處理的時鐘。本實施例的另一種實現(xiàn)方式中，時延調(diào)整單元接收到固定時鐘之后，可以先將該固定時鐘分為兩路，然后分別采用第一調(diào)整量和第二調(diào)整量對這兩路時鐘進行調(diào)整，獲得采樣時鐘和用于數(shù)字處理的時鐘；本實現(xiàn)方式中，第一調(diào)整量和第二調(diào)整量可以相等也可以不等。本發(fā)明中，上述采樣時鐘為用于采樣的時鐘。步驟103，時延調(diào)整單元將上述采樣時鐘發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的轉(zhuǎn)換器核，以及將上述用于數(shù)字處理的時鐘發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元。進一步地，將上述數(shù)字時鐘用于數(shù)字處理的時鐘發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元數(shù)字時鐘單元之后，該數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元數(shù)字時鐘單元還可以對上述數(shù)字時鐘用于數(shù)字處理的時鐘進行處理后發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的先入先出(First InputFirst Output ;以下簡稱FIF0)單元，以及對上述數(shù)字時鐘用于數(shù)字處理的時鐘進行處理后發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字處理單元(Digital Processing Unit)。需要說明的是，數(shù)字時鐘單元數(shù)字時鐘單元發(fā)送給FIFO單元和數(shù)字處理單元的時鐘所經(jīng)過的處理是不同的，也就是說，數(shù)字時鐘單元數(shù)字時鐘單元將上述數(shù)字時鐘用于數(shù)字處理的時鐘進行不同處理后分別發(fā)送給FIFO單元和數(shù)字處理單元。另外，在具體實現(xiàn)時，由于數(shù)字處理單元中各模塊的頻率不一樣，因此數(shù)字時鐘單元數(shù)字時鐘單元發(fā)送給數(shù)字處理單元的時鐘可能有多個。本實施例的一種實現(xiàn)方式中，上述數(shù)據(jù)轉(zhuǎn)換器的串行-解串行時鐘單元也可以接收上述固定時鐘，對上述固定時鐘進行處理后發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的串行-解串行單元；然后該串行-解串行單元對串行-解串行時鐘單元發(fā)送的時鐘進行處理后發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器的FIFO單元。本實施例中，上述時延調(diào)整單元可以通過時鐘分頻方式、模擬延遲線方式、延遲鎖定環(huán)(Delay Locked Loop ;以下簡稱DLL)方式或鎖相環(huán)(Phase Locked Loop ;以下簡稱PLL)方式實現(xiàn)。上述實施例中，數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整單元接收固定時鐘之后，采用第一調(diào)整量對該固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對該固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；然后時延調(diào)整單元將上述采樣時鐘發(fā)送給數(shù)據(jù)轉(zhuǎn)換器的轉(zhuǎn)換器核，以及將上述用于數(shù)字處理的時鐘發(fā)送給數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元；從而可以在數(shù)據(jù)轉(zhuǎn)換器內(nèi)部實現(xiàn)時延調(diào)整功能，進而可以降低時鐘設(shè)計復(fù)雜度和實現(xiàn)成本。本領(lǐng)域普通技術(shù)人員可以理解實現(xiàn)上述各方法實施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成。前述的程序可以存儲于一計算機可讀取存儲介質(zhì)中。該程序在執(zhí)行時，執(zhí)行包括上述各方法實施例的步驟；而前述的存儲介質(zhì)包括R0M、RAM、磁碟 或者光盤等各種可以存儲程序代碼的介質(zhì)。圖2為本發(fā)明一個實施例中數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖，本實施例中的數(shù)據(jù)轉(zhuǎn)換器可以實現(xiàn)本發(fā)明圖I所示實施例的流程，如圖2所示，該數(shù)據(jù)轉(zhuǎn)換器20可以包括時延調(diào)整單元21、轉(zhuǎn)換器核22和數(shù)字時鐘單元23 ;其中，時延調(diào)整單元21分別與轉(zhuǎn)換器核22和數(shù)字時鐘單元23連接；本實施例中，時延調(diào)整單元21，用于接收固定時鐘，采用第一調(diào)整量對上述固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對上述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；然后，將上述采樣時鐘發(fā)送給轉(zhuǎn)換器核22，以及將上述用于數(shù)字處理的時鐘發(fā)送給數(shù)字時鐘單元23 ;其中，上述固定時鐘可以是數(shù)據(jù)轉(zhuǎn)換器20連接的外部時鐘單元發(fā)送給時延調(diào)整單元21的；本實施例中，第一調(diào)整量和第二調(diào)整量可以相等也可以不等，本發(fā)明對第一調(diào)整量和第二調(diào)整量的大小不作限定；本發(fā)明中，第一調(diào)整量和第二調(diào)整量是可調(diào)的。其中，上述固定時鐘可以為數(shù)據(jù)轉(zhuǎn)換器20連接的外部時鐘單元在完成上電初始化配置并正常穩(wěn)定工作后，提供給該數(shù)據(jù)轉(zhuǎn)換器20的相位不變的時鐘。本發(fā)明實施例中外部時鐘單元是指獨立于數(shù)據(jù)轉(zhuǎn)換器且位于數(shù)據(jù)轉(zhuǎn)換器外部的時鐘單元。具體地，本實施例的一種實現(xiàn)方式中，第一調(diào)整量和第二調(diào)整量相等，時延調(diào)整單元21接收到固定時鐘之后，先采用第一調(diào)整量或第二調(diào)整量對該固定時鐘進行調(diào)整，然后將調(diào)整后的固定時鐘分為兩路，分別作為采樣時鐘和用于數(shù)字處理的時鐘。本實施例的另一種實現(xiàn)方式中，時延調(diào)整單元21接收到固定時鐘之后，可以先將該固定時鐘分為兩路，然后分別采用第一調(diào)整量和第二調(diào)整量對這兩路時鐘進行調(diào)整，獲得采樣時鐘和用于數(shù)字處理的時鐘；本實現(xiàn)方式中，第一調(diào)整量和第二調(diào)整量可以相等也可以不等。本發(fā)明中，上述采樣時鐘為用于采樣的時鐘。具體地，時延調(diào)整單元21可以通過時鐘分頻方式、模擬延遲線方式、DLL方式或PLL方式實現(xiàn)。轉(zhuǎn)換器核22，用于接收時延調(diào)整單元21發(fā)送的采樣時鐘。舉例來說，轉(zhuǎn)換器核22為數(shù)據(jù)轉(zhuǎn)換器20的核心器件，轉(zhuǎn)換器核22包括ADC核和DAC核，其中，ADC核可以實現(xiàn)模數(shù)轉(zhuǎn)換，DAC核可以實現(xiàn)數(shù)模轉(zhuǎn)換。數(shù)字時鐘單元23，用于接收時延調(diào)整單元21發(fā)送的用于數(shù)字處理的時鐘。舉例來說，數(shù)字時鐘單元23可以為FIFO單元和數(shù)字處理單元提供工作所需要的時鐘。進一步地，上述數(shù)據(jù)轉(zhuǎn)換器20還可以包括FIF0單元24和數(shù)字處理單元25 ；FIF0單元24與數(shù)字時鐘單元23和數(shù)字處理單元25連接，數(shù)字處理單元25與數(shù)字時鐘單元23和轉(zhuǎn)換器核22連接；本實施例中，數(shù)字時鐘單元23，還用于對上述用于數(shù)字處理的時鐘進行處理后發(fā)送給FIFO單元24，以及對上述用于數(shù)字處理的時鐘進行處理后發(fā)送給數(shù)字處理單元25。需要說明的是，數(shù)字時鐘單元23發(fā)送給FIFO單元24和數(shù)字處理單元25的時鐘所經(jīng)過的處理可以是不同的，也就是說，數(shù)字時鐘單元23可以將上述用于數(shù)字處理的時鐘進行不同處理后分別發(fā)送給FIFO單元24和數(shù)字處理單元25。另外，在具體實現(xiàn)時，由于數(shù)字處理單元25中各模塊的頻率不一樣，因此數(shù)字時鐘單元23發(fā)送給數(shù)字處理單元25的時鐘可能有多個。舉例來說，F(xiàn)IFO單兀24可以為同步FIFO (Synchronous FIFO)或異步FIFO (Asynchronous FIFO),優(yōu)選地,本實施例中的FIFO單元24可以為異步FIFO,用于實現(xiàn)時鐘域隔離和轉(zhuǎn)換功能，比如實現(xiàn)外部時鐘域到本地時鐘域的轉(zhuǎn)換。數(shù)字處理單元25用于實現(xiàn)數(shù)字信號處理功能，對ADC來說，數(shù)字處理單元25主要包括數(shù)字控制振蕩器(Numerically Controlled Oscillator ;以下簡稱NC0)、濾波、抽取等數(shù)字下變頻器(Digital Down Converter ;以下簡稱DDC)數(shù)字部件；對DAC來說,數(shù)字處理單元25主要包括插值、濾波、NCO等數(shù)字上變頻器(Digital Up Converter ;以下簡稱DUC)數(shù)字部件。上述實施例中，數(shù)據(jù)轉(zhuǎn)換器20的時延調(diào)整單元21接收固定時鐘之后，采用第一調(diào)整量對該固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對該固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；然后時延調(diào)整單元21將上述采樣時鐘發(fā)送給數(shù)據(jù)轉(zhuǎn)換器20的轉(zhuǎn)換器核22，以及將上述用于數(shù)字處理的時鐘發(fā)送給數(shù)據(jù)轉(zhuǎn)換器20的數(shù)字時鐘單元23 ;從而可以在數(shù)據(jù)轉(zhuǎn)換器20內(nèi)部實現(xiàn)時延調(diào)整功能，進而可以降低時鐘設(shè)計復(fù)雜度和實現(xiàn)成本。圖3為本發(fā)明另一個實施例中數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖，與圖2所示的數(shù)據(jù)轉(zhuǎn)換 器20相比，不同之處在于，本實施例中的數(shù)據(jù)轉(zhuǎn)換器20還可以包括=Serdes時鐘單元26和Serdes單兀27 ；Serdes時鐘單兀26與Serdes單兀27連接，Serdes單兀27與FIFO單兀24連接；其中，Serdes時鐘單元26，用于接收上述固定時鐘，對上述固定時鐘進行處理后發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器20的Serdes單元27 ;其中，上述固定時鐘可以是數(shù)據(jù)轉(zhuǎn)換器20連接的外部時鐘單元發(fā)送給Serdes時鐘單元26的；舉例來說，Serdes時鐘單元26可以為Serdes單元27提供工作所需要的同步和時鐘信號。Serdes單元27,用于接收Serdes時鐘單元26發(fā)送的時鐘。進一步地，Serdes單元27,還用于對Serdes時鐘單元26發(fā)送的時鐘進行處理后發(fā)送給上述數(shù)據(jù)轉(zhuǎn)換器20的FIFO單元24。舉例來說，Serdes單元27可以實現(xiàn)串行-解串行功能，對于ADC來說，Serdes單元27可以將上述實現(xiàn)模數(shù)轉(zhuǎn)換功能的數(shù)據(jù)轉(zhuǎn)換器20內(nèi)部的并行數(shù)據(jù)串行化，發(fā)送給現(xiàn)場可編程門陣列(Field Programmable Gate Array ;以下簡稱FPGA)或?qū)Ｓ眉呻娐?Application Specific Integrated Circuits ;以下簡稱ASIC)進行處理；對于 DAC 來說，Serdes單元27可以將來自于FPGA或ASIC的串行數(shù)據(jù)并行化，送到上述實現(xiàn)數(shù)模轉(zhuǎn)換功能的數(shù)據(jù)轉(zhuǎn)換器20內(nèi)部進行處理。本實施例中，固定時鐘在時延調(diào)整單元21之前一分為二，一路發(fā)送給時延調(diào)整單元21, —路發(fā)送給Serdes時鐘單元26。本實施例提供的數(shù)據(jù)轉(zhuǎn)換器20中，具體地，對于DAC，Serdes單元27發(fā)送給FIFO 單元24的固定時鐘可以作為FIFO單元24的寫時鐘，數(shù)字時鐘單元23發(fā)送給FIFO單元24的用于數(shù)字處理的時鐘可以作為FIFO單元24的讀時鐘，這時轉(zhuǎn)換器核22為DAC核；對于ADC，Serdes單元27發(fā)送給FIFO單元24的固定時鐘可以作為FIFO單元24的讀時鐘，數(shù)字時鐘單元23發(fā)送給FIFO單元24的用于數(shù)字處理的時鐘可以作為FIFO單元24的寫時鐘，這時轉(zhuǎn)換器核22為ADC核；從而可以實現(xiàn)將Serdes單元27的時鐘與其他時鐘從源頭分開，通過FIFO單元24隔離，可以實現(xiàn)調(diào)整數(shù)據(jù)轉(zhuǎn)換器20時延不影響Serdes接口的目的。上述數(shù)據(jù)轉(zhuǎn)換器20中，只需一路時鐘輸入即可實現(xiàn)對時延進行調(diào)整并且不影響Serdes接口的正常工作，簡化了時鐘的設(shè)計，降低了時鐘的實現(xiàn)成本。本發(fā)明圖I 圖3所示實施例中的數(shù)據(jù)轉(zhuǎn)換器可以為并行接口的數(shù)據(jù)轉(zhuǎn)換器，也可以為Serdes接口的數(shù)據(jù)轉(zhuǎn)換器。圖4為本發(fā)明一個實施例中并行接口的數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖，如圖4所示，該并行接口的數(shù)據(jù)轉(zhuǎn)換器可以包括時延調(diào)整單元41、ADC或DAC核42、數(shù)字時鐘單元43、FIFO單元44和數(shù)字處理單元45。本實施例中，時延調(diào)整單元41接收固定時鐘之后，采用第一調(diào)整量對該固定時鐘進行調(diào)整，獲得采樣時鐘；以及采用第二調(diào)整量對該固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；然后時延調(diào)整單元41將采樣時鐘發(fā)送給ADC或DAC核42，將用于數(shù)字處理的時鐘發(fā)送給數(shù)字時鐘單元43;本實施例中，第一調(diào)整量和第二調(diào)整量可以相等也可以不等，本發(fā)明對第一調(diào)整量和第二調(diào)整量的大小不作限定。具體地，本實施例中的時延調(diào)整單元41可以實現(xiàn)本發(fā)明圖2所示實施例中時延調(diào)整單元21的功能。進一步地，數(shù)字時鐘單元43對上述用于數(shù)字處理的時鐘進行處理后發(fā)送給FIFO單元44，以及對上述用于數(shù)字處理的時鐘進行處理后發(fā)送給數(shù)字處理單元45 ;需要說明的是，數(shù)字時鐘單元43發(fā)送給FIFO單元44和數(shù)字處理單元45的時鐘所經(jīng)過的處理是不同的，也就是說，數(shù)字時鐘單元43將上述用于數(shù)字處理的時鐘進行不同處理后分別發(fā)送給FIFO單元44和數(shù)字處理單元45。另外，在具體實現(xiàn)時，由于數(shù)字處理單元45中各模塊的頻率不一樣，因此數(shù)字時鐘單元43發(fā)送給數(shù)字處理單元45的時鐘可能有多個。具體地，本實施例中的數(shù)字時鐘單元43可以實現(xiàn)本發(fā)明圖2所示實施例中數(shù)字時鐘單元23的功能。具體地，本實施例中的ADC或DAC核42可以實現(xiàn)本發(fā)明圖2所示實施例中轉(zhuǎn)換器核22的功能；FIF0單元44可以實現(xiàn)本發(fā)明圖2所示實施例中FIFO單元24的功能，數(shù)字處理單元45可以實現(xiàn)本發(fā)明圖2所示實施例中數(shù)字處理單元25的功能。本實施例中，上述時延調(diào)整單元41、ADC或DAC核42、數(shù)字時鐘單元43、FIFO單元44和數(shù)字處理單元45集成在同一個并行接口的數(shù)據(jù)轉(zhuǎn)換器中，如圖4所示，該并行接口的數(shù)據(jù)轉(zhuǎn)換器對外引出4個引腳，其中，與FIFO單元44連接的為數(shù)據(jù)輸入輸出(Input/Output ;以下簡稱1/0)引腳和數(shù)據(jù)時鐘的輸入引腳，與時延調(diào)整單元41連接的為用于輸入固定時鐘的引腳，與ADC或DAC核42連接的為I/O引腳。上述并行接口的數(shù)據(jù)轉(zhuǎn)換器中，增加一個可配置的時延調(diào)整單元41，替代外部時鐘單元的時延調(diào)整功能對接收的固定時鐘進行調(diào)整，從而可以實現(xiàn)簡化時鐘的設(shè)計，以及降低時鐘的實現(xiàn)成本。圖5為本發(fā)明一個實施例中Serdes接口的數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖，如圖5所示，該Serdes接口的數(shù)據(jù)轉(zhuǎn)換器可以包括時延調(diào)整單元51、ADC或DAC核52、數(shù)字時鐘單 元53、FIFO單元54、數(shù)字處理單元55、Serdes同步和時鐘單元56以及Serdes單元57。本實施例中，時延調(diào)整單元51接收固定時鐘之后，采用第一調(diào)整量對該固定時鐘進行調(diào)整，獲得采樣時鐘；以及采用第二調(diào)整量對該固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；然后時延調(diào)整單元51將采樣時鐘發(fā)送給ADC或DAC核52，將用于數(shù)字處理的時鐘發(fā)送給數(shù)字時鐘單元53;本實施例中，第一調(diào)整量和第二調(diào)整量可以相等也可以不等，本發(fā)明對第一調(diào)整量和第二調(diào)整量的大小不作限定。具體地，本實施例中的時延調(diào)整單元51可以實現(xiàn)本發(fā)明圖3所示實施例中時延調(diào)整單元21的功能。進一步地，數(shù)字時鐘單元53對上述用于數(shù)字處理的時鐘進行處理后發(fā)送給FIFO單元54，以及對上述用于數(shù)字處理的時鐘進行處理后發(fā)送給數(shù)字處理單元55 ;需要說明的是，數(shù)字時鐘單元53發(fā)送給FIFO單元54和數(shù)字處理單元55的時鐘所經(jīng)過的處理是不同的，也就是說，數(shù)字時鐘單元53將上述用于數(shù)字處理的時鐘進行不同處理后分別發(fā)送給FIFO單元54和數(shù)字處理單元55。另外，在具體實現(xiàn)時，由于數(shù)字處理單元55中各模塊的頻率不一樣，因此數(shù)字時鐘單元53發(fā)送給數(shù)字處理單元55的時鐘可能有多個。具體地，本實施例中的數(shù)字時鐘單元53可以實現(xiàn)本發(fā)明圖3所示實施例中數(shù)字時鐘單元23的功能。本實施例中，Serdes同步和時鐘單元56，用于接收上述固定時鐘，對上述固定時鐘進行處理后發(fā)送給Serdes單元57 ;其中，上述固定時鐘可以是數(shù)據(jù)轉(zhuǎn)換器連接的外部時鐘單元發(fā)送給Serdes同步和時鐘單元56的；Serdes同步和時鐘單元56接收的固定時鐘與時延調(diào)整單元51接收的固定時鐘為同一時鐘。本實施例中的Serdes同步和時鐘單元56可以實現(xiàn)本發(fā)明圖3所示實施例中Serdes時鐘單元26的功能。Serdes單元57,用于接收Serdes時鐘單元56發(fā)送的時鐘。進一步地,Serdes單元57，還用于對Serdes時鐘單元56發(fā)送的時鐘進行處理后發(fā)送給FIFO單元54。本實施例中，時鐘在時延調(diào)整單元51之前一分為二，一路發(fā)送給時延調(diào)整單元51,—路發(fā)送給Serdes同步和時鐘單元56。本實施例提供的Serdes接口的數(shù)據(jù)轉(zhuǎn)換器中，對于DAC, Serdes單元57發(fā)送給FIFO單元54的固定時鐘可以作為FIFO單元54的寫時鐘，數(shù)字時鐘單元53發(fā)送給FIFO單元54的用于數(shù)字處理的時鐘可以作為FIFO單元54的讀時鐘，這時轉(zhuǎn)換器核為DAC核；對于ADC，Serdes單元27發(fā)送給FIFO單元24的固定時鐘可以作為FIFO單元24的讀時鐘，數(shù)字時鐘單元23發(fā)送給FIFO單元24的用于數(shù)字處理的時鐘可以作為FIFO單元24的寫時鐘，這時轉(zhuǎn)換器核為ADC核；從而可以實現(xiàn)將Serdes單元57的時鐘與其他時鐘從源頭分開，通過FIFO單元54隔離，可以實現(xiàn)調(diào)整數(shù)據(jù)轉(zhuǎn)換器時延不影響Serdes接口的目的。具體地，本實施例中的ADC或DAC核52可以實現(xiàn)本發(fā)明圖3所示實施例中轉(zhuǎn)換器核22的功能；FIF0單元54可以實現(xiàn)本發(fā)明圖3所示實施例中FIFO單元24的功能，數(shù)字處理單元55可以實現(xiàn)本發(fā)明圖2所示實施例中數(shù)字處理單元25的功能。本實施例中，上述時延調(diào)整單元51、ADC或DAC核52、數(shù)字時鐘單元53、FIFO單元54、數(shù)字處理單元55、Serdes同步和時鐘單元56以及Serdes單元57集成在同一個Serdes接口的數(shù)據(jù)轉(zhuǎn)換器中，如圖5所示，該Serdes接口的數(shù)據(jù)轉(zhuǎn)換器對外引出3個引腳，與Serdes單元57連接的引腳為I/O引腳，與時延調(diào)整單元51連接的引腳為用于輸入固定時鐘的引腳，與ADC或DAC核52連接的引腳為I/O引腳。上述實施例中，只需一路時鐘輸入即可實現(xiàn)對數(shù)據(jù)轉(zhuǎn)換器的時延進行調(diào)整并且不影響Serdes接口的正常工作，簡化了時鐘的設(shè)計，降低了時鐘的實現(xiàn)成本。本發(fā)明圖I 圖5所示實施例中，時延調(diào)整單元可以通過時鐘分頻方式、模擬延遲線方式、DLL方式或PLL方式實現(xiàn)。下面分別對時延調(diào)整單元的實現(xiàn)方式進行介紹。本發(fā)明的一種實現(xiàn)方式中，數(shù)據(jù)轉(zhuǎn)換器內(nèi)置的時延調(diào)整單元可以通過時鐘分頻方式實現(xiàn)，實現(xiàn)原理詳述如下時鐘分頻后的時鐘相位并不確定，取決于分頻計數(shù)器的初值。圖6為本發(fā)明實施例提供的時鐘分頻實現(xiàn)時延調(diào)整的原理示意圖，如圖6所示，以2分頻為例，如果采用上升沿和下降沿同時計數(shù)，通過設(shè)置不同的分頻計數(shù)器初值，分頻后的時鐘有4種相位關(guān)系。以此類推，4分頻可以實現(xiàn)8種相位關(guān)系。圖7為本發(fā)明一個實施例中時鐘分頻實現(xiàn)時延調(diào)整的示意圖，圖7以Serdes接口的數(shù)據(jù)轉(zhuǎn)換器為例進行說明。如圖7所示，數(shù)據(jù)轉(zhuǎn)換器輸入的固定時鐘頻率為數(shù)據(jù)轉(zhuǎn)換器中采樣時鐘的N倍，N彡2。上述固定時鐘一路直接發(fā)送給Serdes同步和時鐘單元，由Serdes同步和時鐘單元發(fā)送給Serdes單元；另一路通過數(shù)據(jù)轉(zhuǎn)換器內(nèi)置的1/N分頻器分頻后發(fā)送給數(shù)字時鐘單元和轉(zhuǎn)換器核(本實施例中為ADC或DAC核)作為工作時鐘。通過設(shè)置不同的分頻計數(shù)器初值，即可實現(xiàn)不同時延的調(diào)整。上述實施例提供的時延調(diào)整單元的實現(xiàn)結(jié)構(gòu)簡單，實現(xiàn)成本低，受溫漂的影響低，弓I入時鐘性能惡化較小。本發(fā)明的另一種實現(xiàn)方式中，數(shù)據(jù)轉(zhuǎn)換器內(nèi)置的時延調(diào)整單元也可以通過模擬延遲線方式實現(xiàn)，圖8為本發(fā)明一個實施例中模擬延遲線實現(xiàn)時延調(diào)整的示意圖，圖8以Serdes接口的數(shù)據(jù)轉(zhuǎn)換器為例進行說明。如圖8所示，數(shù)據(jù)轉(zhuǎn)換器輸入時鐘一分為二，一路直接發(fā)送給Serdes同步和時鐘單元，由Serdes同步和時鐘單元發(fā)送給Serdes單元,另一路通過模擬延遲線發(fā)送給數(shù)字時鐘單元和轉(zhuǎn)換器核(本實施例中為ADC或DAC核)作為工作時鐘。通過設(shè)置不同的延遲值，即可實現(xiàn)不同時延的調(diào)整。上述實施例提供的時延調(diào)整單元的實現(xiàn)方式電路簡單，成本低，精度高，但受溫漂的影響比較大，引入的時鐘性能惡化較大。本發(fā)明的再一種實現(xiàn)方式中，數(shù)據(jù)轉(zhuǎn)換器內(nèi)置的時延調(diào)整單元還可以通過PLL方式或DLL方式實現(xiàn)，PLL方式和DLL方式常用于現(xiàn)場可編程門陣列(Field ProgrammableGate Array ;以下簡稱FPGA)的時鐘管理模塊，可以方便地進行時延調(diào)整。因此可以采用PLL方式或DLL方式實現(xiàn)數(shù)據(jù)轉(zhuǎn)換器內(nèi)置的時延調(diào)整單元。圖9為本發(fā)明一個實施例中PLL或DLL實現(xiàn)時延調(diào)整的示意圖，如圖9所示，數(shù)據(jù)轉(zhuǎn)換器輸入時鐘一分為二，一路發(fā)送給Serdes同步和時鐘單元，由Serdes同步和時鐘單元發(fā)送給Serdes單元,另一路通過模擬延遲線發(fā)送給數(shù)字時鐘單元和轉(zhuǎn)換器核(本實施例中為ADC或DAC核)作為工作時鐘。通過設(shè)置不同的延遲值，即可實現(xiàn)不同時延的調(diào)整。上述實施例提供的時延調(diào)整單元的實現(xiàn)方式精度高，但引入的時鐘性能惡化比較大。本發(fā)明提供的時延調(diào)整方法和數(shù)據(jù)轉(zhuǎn)換器，采用在數(shù)據(jù)轉(zhuǎn)換器內(nèi)部調(diào)整小數(shù)時延的實現(xiàn)方式，僅需在數(shù)據(jù)轉(zhuǎn)換器內(nèi)部增加簡單的時鐘接口電路，即可替代外部時鐘單元的時延調(diào)整功能，對產(chǎn)品設(shè)計有較大的實用價值。
I)本發(fā)明中數(shù)據(jù)轉(zhuǎn)換器內(nèi)置時延調(diào)整功能，外部時鐘單元不需要提供時延調(diào)整功能，從而可以簡化時鐘的設(shè)計，降低時鐘的實現(xiàn)成本。2)本發(fā)明對于Serdes接口的數(shù)據(jù)轉(zhuǎn)換器，數(shù)據(jù)轉(zhuǎn)換器輸入的固定時鐘在時延調(diào)整單元之前一分為二，解決了 Serdes接口的數(shù)據(jù)轉(zhuǎn)換器在時延調(diào)整時需要兩路時鐘的問題，可以大大簡化時鐘設(shè)計，降低實現(xiàn)成本。本發(fā)明實施例還提供一種基站，包括上述實施例中所提供的任意一種數(shù)據(jù)轉(zhuǎn)換器。本發(fā)明實施例還提供一種通信系統(tǒng)，包括上述基站。本領(lǐng)域技術(shù)人員可以理解附圖只是一個優(yōu)選實施例的示意圖，附圖中的模塊或流程并不一定是實施本發(fā)明所必須的。本領(lǐng)域技術(shù)人員可以理解實施例中的裝置中的模塊可以按照實施例描述進行分布于實施例的裝置中，也可以進行相應(yīng)變化位于不同于本實施例的一個或多個裝置中。上述實施例的模塊可以合并為一個模塊，也可以進一步拆分成多個子模塊。最后應(yīng)說明的是以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。
權(quán)利要求
1.一種時延調(diào)整方法，其特征在于，包括 數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整單元接收固定時鐘； 所述時延調(diào)整單元采用第一調(diào)整量對所述固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對所述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘； 所述時延調(diào)整單元將所述采樣時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的轉(zhuǎn)換器核，以及將所述用于數(shù)字處理的時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，所述將所述用于數(shù)字處理的時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元之后，還包括 所述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元對所述用于數(shù)字處理的時鐘進行處理后發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的先入先出單元，以及對所述用于數(shù)字處理的時鐘進行處理后發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字處理單元。
3.根據(jù)權(quán)利要求I或2所述的方法，其特征在于，還包括 所述數(shù)據(jù)轉(zhuǎn)換器的串行-解串行時鐘單元接收所述固定時鐘，對所述固定時鐘進行處理后發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的串行-解串行單元。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述對所述固定時鐘進行處理后發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的串行-解串行單元之后，還包括 所述數(shù)據(jù)轉(zhuǎn)換器的串行-解串行單元對所述串行-解串行時鐘單元發(fā)送的時鐘進行處理后發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的先入先出單元。
5.根據(jù)權(quán)利要求3所述的方法，其特征在于， 所述時延調(diào)整單元通過時鐘分頻方式、模擬延遲線方式、延遲鎖定環(huán)方式或鎖相環(huán)方式實現(xiàn)。
6.根據(jù)權(quán)利要求I至5任意一項所述的方法，其特征在于，所述第一調(diào)整量和所述第二調(diào)整量為可調(diào)的。
7.一種數(shù)據(jù)轉(zhuǎn)換器，其特征在于，包括時延調(diào)整單元、轉(zhuǎn)換器核和數(shù)字時鐘單元；所述時延調(diào)整單元分別與所述轉(zhuǎn)換器核和所述數(shù)字時鐘單元連接； 所述時延調(diào)整單元，用于接收固定時鐘，采用第一調(diào)整量對所述固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對所述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；將所述采樣時鐘發(fā)送給所述轉(zhuǎn)換器核，以及將所述用于數(shù)字處理的時鐘發(fā)送給所述數(shù)字時鐘單元； 所述轉(zhuǎn)換器核，用于接收所述時延調(diào)整單元發(fā)送的采樣時鐘； 所述數(shù)字時鐘單元，用于接收所述時延調(diào)整單元發(fā)送的用于數(shù)字處理的時鐘。
8.根據(jù)權(quán)利要求7所述的數(shù)據(jù)轉(zhuǎn)換器，其特征在于，還包括先入先出單元和數(shù)字處理單元；所述先入先出單元與所述數(shù)字時鐘單元和所述數(shù)字處理單元連接，所述數(shù)字處理單元與所述數(shù)字時鐘單元和所述轉(zhuǎn)換器核連接； 所述數(shù)字時鐘單元，還用于對所述用于數(shù)字處理的時鐘進行處理后發(fā)送給所述先入先出單元，以及對所述用于數(shù)字處理的時鐘進行處理后發(fā)送給所述數(shù)字處理單元。
9.根據(jù)權(quán)利要求7或8所述的數(shù)據(jù)轉(zhuǎn)換器，其特征在于，還包括串行-解串行時鐘單元和串行-解串行單元；所述串行-解串行時鐘單元與所述串行-解串行單元連接，所述串行-解串行單元與所述數(shù)據(jù)轉(zhuǎn)換器的先入先出單元連接；所述串行-解串行時鐘單元，用于接收所述固定時鐘，對所述固定時鐘進行處理后發(fā)送給所述串行-解串行單元； 所述串行-解串行單元，用于接收所述串行-解串行時鐘單元發(fā)送的時鐘。
10.根據(jù)權(quán)利要求9所述的數(shù)據(jù)轉(zhuǎn)換器，其特征在于， 所述串行-解串行單元，還用于對所述串行-解串行時鐘單元發(fā)送的時鐘進行處理后發(fā)送給所述先入先出單元。
11.根據(jù)權(quán)利要求9所述的數(shù)據(jù)轉(zhuǎn)換器，其特征在于， 所述時延調(diào)整單元通過時鐘分頻方式、模擬延遲線方式、延遲鎖定環(huán)方式或鎖相環(huán)方式實現(xiàn)。
12.根據(jù)權(quán)利要求7至11任意一項所述的數(shù)據(jù)轉(zhuǎn)換器，其特征在于，所述第一調(diào)整量和所述第二調(diào)整量為可調(diào)的。
13.—種基站，其特征在于，包括根據(jù)權(quán)利要求7至12任意一項所述的數(shù)據(jù)轉(zhuǎn)換器。
14.一種通信系統(tǒng)，其特征在于，包括根據(jù)權(quán)利要求13所述的基站。
全文摘要
本發(fā)明提供一種時延調(diào)整方法和數(shù)據(jù)轉(zhuǎn)換器，所述時延調(diào)整方法包括數(shù)據(jù)轉(zhuǎn)換器的時延調(diào)整單元接收固定時鐘；所述時延調(diào)整單元采用第一調(diào)整量對所述固定時鐘進行調(diào)整，獲得采樣時鐘，以及采用第二調(diào)整量對所述固定時鐘進行調(diào)整，獲得用于數(shù)字處理的時鐘；所述時延調(diào)整單元將所述采樣時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的轉(zhuǎn)換器核，以及將所述用于數(shù)字處理的時鐘發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換器的數(shù)字時鐘單元。本發(fā)明可以在數(shù)據(jù)轉(zhuǎn)換器內(nèi)部實現(xiàn)時延調(diào)整功能，進而可以降低時鐘設(shè)計復(fù)雜度和實現(xiàn)成本。
文檔編號H04W56/00GK102714854SQ201280000462
公開日2012年10月3日 申請日期2012年3月26日 優(yōu)先權(quán)日2012年3月26日
發(fā)明者李剛, 石曉明, 邵珠法 申請人:華為技術(shù)有限公司