虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口的制作方法
【專利摘要】本發(fā)明提供一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口，所述基帶射頻接口包括：用于產生用于所述基帶射頻接口工作的時鐘信號的計時器；用于產生時間數據的時間數據產生器；用于將所述時間數據進行打包發(fā)送至基帶處理器的接收數據打包模塊；用于從所述基帶處理器讀取包含有定時指令和調整指令的數據包的發(fā)送數據解包模塊，發(fā)送數據解包模塊同時對所述數據包進行解析，并將解析后得到的調整指令和定時指令分別進行存儲；用于根據所述定時指令設定觸發(fā)調整指令運行的定時觸發(fā)指令的定時器；用于執(zhí)行所述調整指令的射頻調整指令控制器。本發(fā)明有效解決了現有技術中基帶射頻通信帶寬不足、傳輸時延大以及同步精度低的問題。
【專利說明】虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口
【技術領域】
[0001]本發(fā)明涉及軟件無線電【技術領域】，特別是涉及基于通用計算機進行基帶信號處理的虛擬無線電通信系統(tǒng)的基帶與射頻收發(fā)器的接口及其應用方法【技術領域】，具體為一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口。
【背景技術】
[0002]隨著人們需求的變化和通信技術的發(fā)展，出現了各種各樣的無線通信制式與相應的通信設備，為了滿足設備的互通問題，縮短開發(fā)周期，降低開發(fā)成本，人們提出了軟件無線電的概念。軟件無線電的核心思想是構造一個具有開放性的、標準化的、模塊化的通用硬件平臺，將各種通信功能通過軟件在此硬件平臺上實現。由于硬件平臺可以隨著器件的發(fā)展不斷升級，同時可以通過增改軟件的方式來實現新的通信功能，軟件無線電的概念受到廣泛關注。
[0003]虛擬無線電的概念是1999年V.Bose等人提出的，它的目標是以通用計算機的計算能力代替專用器件來完成無線通信中的數字信號處理過程。與基于專用可編程器件架構的軟件無線電相比，虛擬無線電系統(tǒng)具有開發(fā)成本低、周期短、升級快捷、配置靈活的特點，可支持現有的多種模式的無線網絡，還可以通過擴展設計支持未來的網絡模式。是更加“軟件化”的軟件無線電。
[0004]目前，虛擬無線電的基帶與射頻的接口通過以下方式實現:1、高速網口，例如GNU-Radio采用千兆以太網口實現基帶與射頻的連接，可以滿足雙向IGbps的通信速率，通信的時延通常在I毫秒左右；2、高速USB接口等高速外部總線接口，如高速USB2.0接口可以滿足480Mbps的單工通信速率，USB3.0接口可以滿足5Gbps的全雙工速率，通信的時延通常在100微秒左右。
[0005]現有技術中，也有公開的涉及軟件無線電的基帶射頻接口的相關專利，如發(fā)明名稱為《一種基于軟件無線電的基帶射頻接口及其應用方法》、專利公布號為N102740511A的專利，公開了基于軟件無線電的基帶射頻接口，但該專利主要用于專門的矢量處理器或DSP，無法經簡易改造并實施在虛擬無線電系統(tǒng)上；發(fā)明名稱為《一種采用軟件無線電技術的移動通信基站收發(fā)信機及信號處理方法》、專利公布號為CN102170715A的專利，公開了一種軟件無線但系統(tǒng)的收發(fā)信機框架，但其并沒有詳細描述其基帶射頻接口的設計；發(fā)明名稱為《軟件無線電系統(tǒng)中基于PCI總線的數據同步方法及系統(tǒng)》、專利公布號為CN102571317A的專利，公開了一種基于PCI總線的接口，但需要中斷進行配合，如果需要達到幾十微秒的數據同步時延，系統(tǒng)中斷造成的開銷非常大，同樣不適用于寬帶高速無線通信系統(tǒng)的實現。
[0006]除了上述缺點外，采用上述方式還都存在以下缺點:1、通信帶寬不足，無法滿足下一代寬帶無線通信系統(tǒng)，例如LTE雙天線系統(tǒng)，20MHz射頻帶寬采用30.72MHz基帶采樣速率，16位采樣位寬，所需的基帶與射頻的雙向通信帶寬為1966.08Mbps，僅有USB3.0接口可以滿足；2、時延過大，現在的無線寬帶通信系統(tǒng)在設計時都要求盡可能的縮短系統(tǒng)造成的時延，因此，留給基帶與射頻接口的傳輸時延很小，一般為幾十個微秒，上述方式無法滿足如此小的傳輸時延；3、射頻發(fā)射接收的準確定時較難完成，多個射頻模塊間的同步在現有的接口下無法完成。

【發(fā)明內容】

[0007]鑒于以上所述現有技術的缺點，本發(fā)明的目的在于提供一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口，用于解決現有技術中基帶射頻通信帶寬不足、傳輸時延大以及同步精度低的問題。
[0008]為實現上述目的及其他相關目的，本發(fā)明在一方面提供一種虛擬無線電中基帶射頻接口的實現方法，應用于虛擬無線電中連接基帶處理器和射頻模塊的基帶射頻接口，所述方法包括:根據所述射頻模塊中的時鐘信號產生用于所述基帶射頻接口工作的時鐘信號；根據所述時鐘信號產生時間數據；將所述時間數據進行打包，并將打包之后的打包數據發(fā)送至基帶處理器；所述基帶處理器根據打包數據中包含的時間數據校準內部時鐘，并生成包含用于定時調整所述基帶射頻接口和所述射頻模塊調整中參數的定時指令和調整指令的數據包，同時將所述數據包發(fā)送至所述基帶射頻接口 ；對所述數據包進行解析，并將解析后得到的調整指令和定時指令分別進行存儲；根據所述定時指令觸發(fā)所述調整指令運行，根據所述調整指令調整所述基帶射頻接口和所述射頻模塊調整中參數。
[0009]可選地，所述基帶射頻接口與所述基帶處理器通過高速總線相連，所述基帶射頻接口與所述射頻模塊通過高速電子線路相連。
[0010]可選地，所述打包數據中還包括所述射頻模塊中接收到的基帶數據。
[0011]本發(fā)明在另外一方面提供一種基帶射頻接口，用于虛擬無線電中連接基帶處理器和射頻模塊，所述基帶射頻接口包括:計時器，與所述射頻模塊相連，用于根據所述射頻模塊中的時鐘信號產生用于所述基帶射頻接口工作的時鐘信號；時間數據產生器，與所述計時器相連，用于根據所述時鐘信號產生時間數據；接收數據打包模塊，與所述時間數據產生器相連，用于將所述時間數據進行打包，并將打包之后的打包數據發(fā)送至基帶處理器；發(fā)送數據解包模塊，與所述基帶處理器相連，用于從所述基帶處理器讀取所述基帶處理器生成的包含有用于定時調整所述基帶射頻接口和所述射頻模塊調整中參數的定時指令和調整指令的數據包，同時對所述數據包進行解析，并將解析后得到的調整指令和定時指令分別進行存儲；定時器，與所述發(fā)送數據解包模塊相連，用于存儲所述定時指令并根據所述定時指令設定觸發(fā)調整指令運行的定時觸發(fā)指令；射頻調整指令控制器，分別與所述發(fā)送數據解包模塊和所述定時器相連，用于存儲所述調整指令，并在所述定時器中的定時觸發(fā)指令觸發(fā)時，執(zhí)行所述調整指令以配置所述基帶射頻接口和所述射頻模塊中的參數；高速總線接口，用于所述接收數據打包模塊和發(fā)送數據解包模塊與所述基帶處理器進行通信。
[0012]可選地，所述射頻調整指令控制器通過控制寄存器IO接口對所述基帶射頻接口和所述射頻模塊中的參數進行配置。
[0013]可選地，所述接收數據打包模塊采用DMA方式將打包數據發(fā)送至基帶處理器；所述發(fā)送數據解包模塊采用DMA方式從所述基帶處理器的DMA緩沖區(qū)內讀取數據包。
[0014]可選地，所述基帶射頻接口與所述基帶處理器通過高速總線相連，所述基帶射頻接口與所述射頻模塊通過高速電子線路相連。[0015]可選地,所述高速總線為PCIE總線、Hyper Transport總線、USB總線、或IntelQuickPath Interconnect 總線。
[0016]可選地，所述基帶處理器根據打包數據中包含的時間數據校準內部時鐘。
[0017]可選地，所述接收數據打包模塊發(fā)送的打包數據和所述基帶處理器發(fā)送的數據包分別包含若干路天線數據。
[0018]如上所述，本發(fā)明的一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口，具有以下有益效果:
[0019]1、在本發(fā)明中的基帶處理器與基帶射頻接口之間通過高速總線相連，基帶射頻接口與射頻模塊通過高速并行電子線路相連，可以適用于新型的高速總線協(xié)議，解決了現有技術中基帶射頻通信帶寬不足的問題。
[0020]2、本發(fā)明可以根據同步精度需求和基帶處理器負載調節(jié)監(jiān)視接收數據包DMA信息的頻率參數和監(jiān)視發(fā)送數據包DMA信息的頻率參數的大小，解決了同步精度低的問題。
[0021]3、本發(fā)明適用于基于通用計算機進行基帶信號處理的虛擬無線電通信系統(tǒng)的基帶與射頻收發(fā)器的接口，具有較強的通用性。
【專利附圖】

【附圖說明】
[0022]圖1顯示為本發(fā)明的一種虛擬無線電中基帶射頻接口的實現方法的流程示意圖。
[0023]圖2顯示為發(fā)明的一種基帶射頻接口的結構及與基帶處理器和射頻模塊的連接示意圖。
[0024]元件標號說明
[0025]I 基帶射頻接口
[0026]11計時器
[0027]12時間數據產生器
[0028]13接收數據打包模塊
[0029]14發(fā)送數據解包模塊
[0030]15定時器
[0031]16射頻調整指令控制器
[0032]17控制寄存器IO接口
[0033]18高速總線接口
[0034]2 基帶處理器
[0035]3 射頻模塊
【具體實施方式】
[0036]以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術的人士可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點及功效。
[0037]須知，本發(fā)明的一種凈水器的說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關系的改變或大小的調整，在不影響本發(fā)明所能產生的功效及所能達成的目的下，均應仍落在本發(fā)明所揭示的技術內容得能涵蓋的范圍內。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關系的改變或調整，在無實質變更技術內容下，當亦視為本發(fā)明可實施的范疇。
[0038]目前，虛擬無線電的基帶與射頻的接口都存在以下缺點:1、通信帶寬不足，無法滿足下一代寬帶無線通信系統(tǒng)，例如LTE雙天線系統(tǒng)，20MHz射頻帶寬采用30.72MHz基帶采樣速率，16位采樣位寬，所需的基帶與射頻的雙向通信帶寬為1966.08Mbps，僅有USB3.0接口可以滿足；2、時延過大，現在的無線寬帶通信系統(tǒng)在設計時都要求盡可能的縮短系統(tǒng)造成的時延，因此，留給基帶與射頻接口的傳輸時延很小，一般為幾十個微秒，上述方式無法滿足如此小的傳輸時延；3、射頻發(fā)射接收的準確定時較難完成，多個射頻模塊間的同步在現有的接口下無法完成。
[0039]有鑒于此，本發(fā)明提供了一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口，可以適用于新型的高速總線協(xié)議，用于解決現有技術中基帶射頻通信帶寬不足、傳輸時延大以及同步精度低的問題。以下將詳細闡述本發(fā)明的一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口的原理及實施方式，使本領域技術人員不需要創(chuàng)造性勞動即可理解本發(fā)明的一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口。
[0040]請參閱圖1，顯示為本發(fā)明的一種虛擬無線電中基帶射頻接口的實現方法的流程示意圖。如圖1所示，本發(fā)明提供一種虛擬無線電中基帶射頻接口的實現方法，應用于虛擬無線電中連接基帶處理器和射頻模塊的基帶射頻接口，所述基帶射頻接口與所述基帶處理器通過高速總線相連，所述基帶射頻接口與所述射頻模塊通過高速電子線路相連。所述方法具體包括如下步驟:
[0041]SI，根據所述射頻模塊中的時鐘信號產生用于所述基帶射頻接口工作的時鐘信號。所述射頻模塊中的頻率與所述基帶射頻接口工作的頻率不同?？梢詮乃錾漕l模塊中采樣時鐘信號，根據該時鐘信號生成所述基帶射頻接口工作的時鐘信號。
[0042]S2，根據所述時鐘信號產生時間數據。所述時間數據每秒產生P次，每次增加B/P，其中B為所述基帶射頻接口工作的時鐘信號的頻率。
[0043]S3，將所述時間數據進行打包，并將打包之后的打包數據發(fā)送至基帶處理器。也就是根據所述時間數據產生發(fā)送至基帶處理器的數據包。在打包時，該數據包還應包括傳輸數據所需的若干路天線數據。
[0044]此外，在所述射頻模塊中接收到基帶數據時，還應該從所述射頻模塊中讀取該基帶數據，并將該基帶數據連同所述時間數據一起打包發(fā)送，因而在本發(fā)明中還通常存在著所述打包數據中還包括所述射頻模塊中接收到的基帶數據。若射頻模塊中沒有接收基帶數據，則發(fā)送至基帶處理器的數據包帶有空白的射頻數據。
[0045]此外，在步驟S3中，在將打包數據發(fā)送至基帶處理器時，可以采用DMA (DirectMemory Access，直接內存存取)方式將打包數據發(fā)送至基帶處理器。在使用DMA方式通過高速總線將上述數據包傳入基帶處理器時，每秒可以傳遞P包上述數據包，P的具體數值根據實際情況設定。
[0046]S4，所述基帶處理器根據打包數據中包含的時間數據校準內部時鐘。所述基帶處理器根據時間數據以每秒K次的頻度校準本地時間數據，K的具體數值根據實際情況設定。
[0047]S5，所述基帶處理器生成包含用于定時調整所述基帶射頻接口和所述射頻模塊調整中參數的定時指令和調整指令的數據包，同時將所述數據包發(fā)送至所述基帶射頻接口。在打包時，該數據包還應包括傳輸數據所需的若干路天線數據。
[0048]在發(fā)送該數據包時，在相連的Q/J個發(fā)送數據包上重復發(fā)射Q/J次，其中Q為所述基帶處理器上傳所述數據包的頻率，即所述基帶處理器每秒傳遞Q包上述數據包J為所述基帶射頻接口讀取該數據包的頻度，即所述基帶射頻接口以每秒J次的頻度從所述基帶處理器讀取所述數據包。所述基帶處理器如果沒有發(fā)送數據則發(fā)送帶有空白發(fā)送數據的數據包，使用DMA方式通過高速總線傳入基帶射頻接口。
[0049]S6，基帶射頻接口對所述數據包進行解析，根據該數據包的格式解析得到包含天線數據、調整指令和定時指令的數據，基帶射頻接口將解析后得到的調整指令和定時分別進行存儲。
[0050]S7，根據所述定時指令觸發(fā)所述調整指令運行。也就是在定時指令到達特定時間時，調整指令才可以運行。
[0051]S8，基帶射頻接口根據所述調整指令調整所述基帶射頻接口和所述射頻模塊調整中參數。
[0052]為實現上述方法，本發(fā)明提供一種基帶射頻接口，用于虛擬無線電中連接基帶處理器和射頻模塊。請參閱圖2，顯示為發(fā)明的一種基帶射頻接口的結構及與基帶處理器和射頻模塊的連接示意圖。如圖2所示，所述基帶射頻接口 I與所述基帶處理器2通過高速總線相連，所述高速總線為PCIE總線、Hyper Transport總線、USB總線、或Intel QuickPathInterconnect總線等。所述基帶射頻接口 I與所述射頻模塊3通過高速電子線路相連。
[0053]如圖2所示，所述基帶射頻接口 I具體包括:計時器11、時間數據產生器12、接收數據打包模塊13、發(fā)送數據解包模塊14、定時器15、射頻調整指令控制器16、高速總線接口18以及控制寄存器IO接口 17。
[0054]計時器11，與所述射頻模塊3相連，用于根據所述射頻模塊3中的時鐘信號產生用于所述基帶射頻接口 I工作的時鐘信號。所述射頻模塊3中的頻率與所述基帶射頻接口 I工作的頻率不同。所述計時器11從所述射頻模塊3中采樣時鐘信號，根據該時鐘信號生成所述基帶射頻接口I工作的時鐘信號。
[0055]時間數據產生器12，與所述計時器11相連，用于根據所述時鐘信號產生時間數據。所述時間數據每秒產生P次，每次增加B/P，其中B為所述基帶射頻接口 I工作的時鐘信號的頻率。
[0056]接收數據打包模塊13，與所述時間數據產生器12相連，用于將所述時間數據進行打包，并將打包之后的打包數據發(fā)送至基帶處理器2 ;在打包時，該數據包還應包括傳輸數據所需的若干路天線數據。
[0057]此外，在所述射頻模塊3中接收到基帶數據時，所述接收數據打包模塊13還應該從所述射頻模塊3中讀取該基帶數據，并將該基帶數據連同所述時間數據一起打包發(fā)送，因而在接收數據打包模塊13中還通常存在著所述打包數據中還包括所述射頻模塊3中接收到的基帶數據。若射頻模塊3中沒有接收基帶數據，則發(fā)送至基帶處理器2的數據包帶有空白的射頻數據。
[0058]在接收數據打包模塊13將打包數據發(fā)送至基帶處理器2時，可以采用DMA方式將打包數據發(fā)送至基帶處理器2。在使用DMA方式通過高速總線將上述數據包傳入基帶處理器2時，每秒可以傳遞P包上述數據包，P的具體數值根據實際情況設定。
[0059]具體地，在本實施例中，所述時間數據格式如下:時間數據格式為W bit位寬的一組數據；所述接收數據打包模塊13根據高速總線的類別設定數據包的大小N，N需要大于等于16W bit。所述接收數據打包模塊13中的數據包的打包格式如下:包含若干個數據子包，數據子包的個數為N/4，每個數據子包依次包含:1路天線數據，位寬為15bit ;時間數據，位寬為Ibit ;R路天線數據,位寬為15bit ;時間數據,位寬為lbit。每個數據子包總計32bit0
[0060]所述基帶處理器2根據打包數據中包含的時間數據校準內部時鐘。所述基帶處理器2根據時間數據以每秒K次的頻度校準本地時間數據，K的具體數值根據實際情況設定。[0061 ] 發(fā)送數據解包模塊14，與所述基帶處理器2相連，用于從所述基帶處理器2讀取所述基帶處理器2生成的包含有用于定時調整所述基帶射頻接口 I和所述射頻模塊3調整中參數的定時指令和調整指令的數據包，在打包時，該數據包還應包括傳輸數據所需的若干路天線數據。
[0062]所述調整指令和定時指令格式如下:調整指令為32bit位寬的一組數據，定時指令的格式與前述時間數據的格式相同。所述基帶處理器2根據高速總線的類別設定數據包的大小M，M需要大于等于16 (W+32)bit，W為時間數據的位寬。所述數據包的打包格式如下:包含若干個數據子包，數據子包的個數為M/4，每個數據子包依次包含I路天線數據，位寬為15bit ;調整指令和定時指令，位寬為lbit ;R路天線數據，位寬為15bit ;調整指令和定時指令，位寬為lbit。每個數據子包總計32bit，每個數據包總計包含M/16比特調整指令和定時指令。
[0063]所述基帶處理器2在發(fā)送該數據包時，在相連的Q/J個發(fā)送數據包上重復發(fā)射Q/J次，其中Q為所述基帶處理器2上傳所述數據包的頻率，即所述基帶處理器2每秒傳遞Q包上述數據包；J為所述基帶射頻接口 I讀取該數據包的頻度，即所述基帶射頻接口 I以每秒J次的頻度從所述基帶處理器2讀取所述數據包。所述基帶處理器2如果沒有發(fā)送數據則發(fā)送帶有空白發(fā)送數據的數據包，使用DMA方式通過高速總線傳入基帶射頻接口 I。
[0064]所述發(fā)送數據解包模塊14采用DMA方式從所述基帶處理器2的DMA緩沖區(qū)內讀取數據包。同時發(fā)送數據解包模塊14對接收到的所述數據包進行解析，并將解析后得到的調整指令和定時指令分別進行存儲。具體地，所述定時指令，存儲到定時器15中，所述調整指令存儲到射頻調整指令控制器16中。
[0065]定時器15，與所述發(fā)送數據解包模塊14相連，用于存儲所述定時指令并根據所述定時指令設定觸發(fā)調整指令運行的定時觸發(fā)指令。
[0066]射頻調整指令控制器16，分別與所述發(fā)送數據解包模塊14和所述定時器15相連，用于存儲所述調整指令，并在所述定時器15中的定時觸發(fā)指令觸發(fā)時，執(zhí)行所述調整指令以配置所述基帶射頻接口 I和所述射頻模塊3中的參數。
[0067]高速總線接口 18，用于所述接收數據打包模塊13和發(fā)送數據解包模塊14與所述基帶處理器2進行通信。
[0068]所述射頻調整指令控制器16通過控制寄存器IO接口 17對所述基帶射頻接口 I和所述射頻模塊3中的參數進行配置。所述控制寄存器IO接口 17格式如下:控制寄存器IO接口 17格式為32bit位寬的IO接口，控制寄存器的個數不少于2個?；鶐漕l接口 I處理模塊按τ (T的大小可調)次每秒的頻度監(jiān)視控制寄存器IO接口 17，控制寄存器IO接口 17用于基帶射頻接口 I的初始化和參數設置。
[0069]在本發(fā)明中，根據同步精度需求和基帶處理器2的負載調節(jié)參數K和J大小，根據無線傳輸的基帶射頻數據交換帶寬需求調節(jié)參數P和Q大小，根據控制寄存器IO接口 17的參數設置響應時間需求調節(jié)參數T大小，其中T有一個默認值。
[0070]為使本領域技術人員進一步理解本發(fā)明，下面以所述基帶射頻接口 I與所述基帶處理器2通過PCIE總線相連為例，結合附圖2敘述本發(fā)明的一種具體的實施例。
[0071]計時器11從射頻模塊3采樣時鐘信號，假設射頻模塊3頻率為BlMHz，計時器11產生基帶射頻接口 I工作的時鐘信號，假設頻率為B2MHz。
[0072]時間數據產生器12根據時鐘信號產生時間數據，此信息數據每秒產生P次，每次增加B2M/P，并根據2的64次方取模，存為一個32bit數據。
[0073]接收數據打包模塊13根據射頻模塊3傳來的32組接收基帶數據，和時間數據產生器12模塊傳來的64位時間數據，產生數據包，當射頻模塊3不提供接收數據時，射頻數據部分置零；每個數據子包依次包含:1路天線數據，位寬為15bit ;時間數據，位寬為lbit ;R路天線數據,位寬為15bit ;時間數據,位寬為lbit。每個數據子包總計32bit ;每個數據包包含32個數據子包，接收數據包大小共計128字節(jié)；接收數據打包模塊13通過高速PCIE總線的高速總線接口 18，利用DMA的方式將數據包傳輸至基帶處理器2。
[0074]基帶處理器2模塊根據系統(tǒng)需求，按每秒K次的頻度檢測新的數據包是否到達，并根據數據包中包含的時間數據更新射頻時間寄存器，校準本地時鐘。
[0075]基帶處理器2根據信令要求設定或調整射頻模塊3的發(fā)送時間或接收時間時，基帶處理器2將調整指令和定時指令與天線數據一起打包為256字節(jié)的發(fā)送數據包，每個調整指令和定時指令在相連的Q/J個發(fā)送數據包上重復發(fā)射Q/J次，如果沒有發(fā)送數據則發(fā)送帶有空白發(fā)送數據的發(fā)送數據包，使用DMA方式通過高速PCIE總線傳入基帶射頻接口 I，每秒傳遞Q包上述發(fā)送數據包，每個數據子包依次包含:1路天線數據，位寬為15bit ;調整指令和定時指令，位寬為lbit ;R路天線數據,位寬為15bit ;調整指令和定時指令,位寬為lbit。每個數據子包總計32bit，每個數據包總計包含64比特調整指令即2個調整指令，和64bit定時指令；基帶處理器2通過寫DMA緩沖區(qū)的形式將發(fā)送數據包寫入DMA緩沖區(qū)。
[0076]發(fā)送數據解包模塊14根據發(fā)送的數據速率需求通過高速總線接口 18依次從基帶處理器2的DMA緩沖區(qū)內使用DMA方式讀取發(fā)送數據包，根據發(fā)送數據包格式，將發(fā)送數據包解析為發(fā)送天線數據和調整指令和定時指令，將定時指令存入定時器15，將調整指令存入射頻調整指令控制器16。
[0077]定時器15根據時鐘信號和定時指令設定定時觸發(fā)指令，在時刻到達定時指令所示時刻時，發(fā)送觸發(fā)指令給射頻調整指令控制器16。
[0078]射頻調整指令控制器16根據調整指令和定時器15給出的觸發(fā)指令，配置射頻模塊3的參數，或對基帶射頻接口 I自身的參數進行配置。
[0079]射頻調整指令控制器16可以選擇通過控制寄存器IO接口 17對基帶射頻接口 I和射頻模塊3的參數進行配置。
[0080]綜上所述，本發(fā)明的一種虛擬無線電中基帶射頻接口的實現方法及基帶射頻接口，達到了以下有益效果:[0081]1、在本發(fā)明中的基帶處理器與基帶射頻接口之間通過高速總線相連，基帶射頻接口與射頻模塊通過高速并行電子線路相連，可以適用于新型的高速總線協(xié)議，解決了現有技術中基帶射頻通信帶寬不足的問題。
[0082]2、本發(fā)明可以根據同步精度需求和基帶處理器負載調節(jié)監(jiān)視接收數據包DMA信息的頻率參數和監(jiān)視發(fā)送數據包DMA信息的頻率參數的大小，解決了同步精度低的問題。
[0083]3、本發(fā)明適用于基于通用計算機進行基帶信號處理的虛擬無線電通信系統(tǒng)的基帶與射頻收發(fā)器的接口，具有較強的通用性。
[0084]所以，本發(fā)明有效克服了現有技術中的種種缺點而具高度產業(yè)利用價值。
[0085]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
【權利要求】
1.一種虛擬無線電中基帶射頻接口的實現方法，應用于虛擬無線電中連接基帶處理器和射頻模塊的基帶射頻接口，其特征在于，所述方法包括: 根據所述射頻模塊中的時鐘信號產生用于所述基帶射頻接口工作的時鐘信號； 根據所述時鐘信號產生時間數據； 將所述時間數據進行打包，形成打包數據并將所述打包數據發(fā)送至基帶處理器；所述基帶處理器根據打包數據中包含的時間數據校準內部時鐘，并生成包含用于定時調整所述基帶射頻接口和所述射頻模塊調整中參數的定時指令和調整指令的數據包，同時將所述數據包發(fā)送至所述基帶射頻接口； 對所述數據包進行解析，并將解析后得到的調整指令和定時指令分別進行存儲；根據所述定時指令觸發(fā)所述調整指令運行，根據所述調整指令調整所述基帶射頻接口和所述射頻模塊調整中參數。
2.根據權利要求1所述的虛擬無線電中基帶射頻接口的實現方法，其特征在于，所述基帶射頻接口與所述基帶處理器通過高速總線相連，所述基帶射頻接口與所述射頻模塊通過高速電子線路相連。
3.根據權利要求1所述的虛擬無線電中基帶射頻接口的實現方法，其特征在于，所述打包數據中還包括所述射頻模塊中接收到的基帶數據。
4.一種基帶射頻接口，用于虛擬無線電中連接基帶處理器和射頻模塊，其特征在于，所述基帶射頻接口包括: 計時器，與所述射頻模塊相連，用于根據所述射頻模塊中的時鐘信號產生用于所述基帶射頻接口工作的時鐘信號； 時間數據產生器，與所述計時器相連，用于根據所述時鐘信號產生時間數據； 接收數據打包模塊，與所述時間數據產生器相連，用于將所述時間數據進行打包，并將打包之后的打包數據發(fā)送至基帶處理器； 發(fā)送數據解包模塊，與所述基帶處理器相連，用于從所述基帶處理器讀取所述基帶處理器生成的包含有用于定時調整所述基帶射頻接口和所述射頻模塊調整中參數的定時指令和調整指令的數據包，同時對所述數據包進行解析，并將解析后得到的調整指令和定時指令分別進行存儲； 定時器，與所述發(fā)送數據解包模塊相連，用于存儲所述定時指令并根據所述定時指令設定觸發(fā)調整指令運行的定時觸發(fā)指令； 射頻調整指令控制器，分別與所述發(fā)送數據解包模塊和所述定時器相連，用于存儲所述調整指令，并在所述定時器中的定時觸發(fā)指令觸發(fā)時，執(zhí)行所述調整指令以配置所述基帶射頻接口和所述射頻模塊中的參數； 高速總線接口，用于所述接收數據打包模塊和發(fā)送數據解包模塊與所述基帶處理器進行通信。
5.根據權利要求4所述的基帶射頻接口，其特征在于，所述射頻調整指令控制器通過控制寄存器IO接口對所述基帶射頻接口和所述射頻模塊中的參數進行配置。
6.根據權利要求4所述的基帶射頻接口，其特征在于，所述接收數據打包模塊采用DMA方式將打包數據發(fā)送至基帶處理器；所述發(fā)送數據解包模塊采用DMA方式從所述基帶處理器的DMA緩沖區(qū)內讀取數據包。
7.根據權利要求4所述的基帶射頻接口，其特征在于，所述基帶射頻接口與所述基帶處理器通過高速總線相連，所述基帶射頻接口與所述射頻模塊通過高速電子線路相連。
8.根據權利要求7所述的基帶射頻接口，其特征在于，所述高速總線為PCIE總線、Hyper Transport 總線、USB 總線、或 Intel QuickPath Interconnect 總線。
9.根據權利要求4所述的基帶射頻接口，其特征在于，所述基帶處理器根據打包數據中包含的時間數據校準內部時鐘。
10.根據權利要求4所述的基帶射頻接口，其特征在于，所述接收數據打包模塊發(fā)送的打包數據和所述基帶處理器發(fā)送的數據包分別包含若干路天線數據。
【文檔編號】H04W92/00GK103945573SQ201310018489
【公開日】2014年7月23日 申請日期:2013年1月18日 優(yōu)先權日:2013年1月18日
【發(fā)明者】李明齊, 邢留記, 陸小凡, 謝艷紅, 劉國明, 邱劍 申請人:中國科學院上海高等研究院