校準(zhǔn)電路及其方法
【專利摘要】本發(fā)明涉及電路，公開(kāi)了一種校準(zhǔn)電路及其方法。本發(fā)明中，可以減小同相和正交之間的相位和振幅失配。一種電路包括相位合成器和四個(gè)輸出端口。該相位合成器增加同相正輸入和正交正輸入以獲得同向正輸出，增加同相負(fù)輸入和正交負(fù)輸入以獲得同相負(fù)輸出，增加上述同相負(fù)輸入和正交正輸入以獲得一個(gè)正交正輸出，增加上述同相正輸入和正交負(fù)輸入以獲得正交負(fù)輸出。上述四個(gè)輸出端口分別被配置為輸出同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出。
【專利說(shuō)明】校準(zhǔn)電路及其方法

【技術(shù)領(lǐng)域】
[0001]本申請(qǐng)涉及電路，特別涉及但不限于一種校準(zhǔn)電路和方法。

【背景技術(shù)】
[0002]同相正交(In-phase and the Quadrature,簡(jiǎn)稱“I/Q”)信號(hào)處理被廣泛應(yīng)用于傳統(tǒng)通信收發(fā)器。然而，上述I/O信號(hào)處理存在同相和正交支路之間的振幅和相位失配問(wèn)題，也被稱為I/o不平衡或I/O失配問(wèn)題。上述I/O不平衡是收發(fā)器中的一個(gè)嚴(yán)重性能瓶頸。同相信號(hào)和正交信號(hào)之間的振幅(增益)和相位失配降低接收器(RX)側(cè)的信噪比(Signal-to-noise Rat1,簡(jiǎn)稱 “SNR”)和發(fā)射器(TX)側(cè)的誤差矢量幅度(Error VectorMagnitude,簡(jiǎn)稱“EVM”)。上述1/0不平衡主要源于本地振蕩器(Local Oscillator,簡(jiǎn)稱“L0”)，因此，有必要減少本地振蕩發(fā)生器中的1/0不平衡。


【發(fā)明內(nèi)容】

[0003]根據(jù)本發(fā)明一實(shí)施例，公開(kāi)了一種電路。該電路包括相位合成器和四個(gè)輸出端口。該相位合成器增加同相正輸入和正交正輸入以獲得同相正輸出，增加同相負(fù)輸入和正交負(fù)輸入以獲得同相負(fù)輸出，增加上述同相負(fù)輸入和正交正輸入以獲得正交正輸出，增加上述同相正輸入和正交負(fù)輸入以獲得正交負(fù)輸出。上述四個(gè)輸出端口分別被配置為輸出同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出。
[0004]上述相位合成器，可以減小同相和正交之間的相位失配。
[0005]可選地，該相位合成器還包括第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、第六NMOS晶體管、第七NMOS晶體管和第八NMOS晶體管、第一阻抗、第二阻抗、第三阻抗和第四阻抗。第一 NMOS晶體管的柵極被配置為接收同相正輸入。第二 NMOS晶體管的柵極接收同相負(fù)輸入。第三NMOS晶體管的柵極被配置為接收正交正輸入。第四NMOS晶體管的柵極被配置為接收正交負(fù)輸入。第一 NMOS晶體管的漏極和第三NMOS晶體管的漏極與第一阻抗連接。該第一阻抗與電源Vcc連接。第二 NMOS晶體管的漏極和第四NMOS晶體管的漏極與第二阻抗連接。該第二阻抗與電源Vcc連接。第五NMOS晶體管的柵極被配置為接收正交正輸入。第六NMOS晶體管的柵極被配置為接收正交負(fù)輸入。第七NMOS晶體管的柵極被配置為接收同相負(fù)輸入。第八NMOS晶體管的柵極被配置為接收同相正輸入。第五NMOS晶體管的漏極和第七NMOS晶體管的漏極與第三阻抗連接。該第三阻抗與電源Vcc連接。第六NMOS晶體管的漏極和第八NMOS晶體管的漏極與第四阻抗連接。該第四阻抗與電源Vcc連接。
[0006]可選地，該電路還包括第一功率檢測(cè)器、第二功率檢測(cè)器和比較器。第一功率檢測(cè)器被配置為將同相正輸出和同相負(fù)輸出轉(zhuǎn)換為第一直流電壓。第二功率檢測(cè)器被配置為將正交正輸出和正交負(fù)輸出轉(zhuǎn)換為第二直流電壓。比較器被配置為比較第一直流電壓和第二直流電壓，并將比較結(jié)果反饋至相位合成器。
[0007]上述第一功率檢測(cè)器、第二功率檢測(cè)器、比較器和相位合成器，可以減小同相和正交之間的相位和振幅失配。
[0008]可選地，第一功率檢測(cè)器還被配置為將第一 NMOS晶體管的漏極與第三NMOS晶體管的漏極上的交流電壓和第二NMOS晶體管的漏極與第四NMOS晶體管的漏極上的交流電壓轉(zhuǎn)換為第一直流電壓。第二功率檢測(cè)器被配置為將第五NMOS晶體管的漏極與第七NMOS晶體管的漏極上的交流電壓和第六NMOS晶體管的漏極與第八NMOS晶體管的漏極上的交流電壓轉(zhuǎn)換為第二直流電壓。
[0009]可選地，第一功率檢測(cè)器和第二功率檢測(cè)器的每個(gè)還包括第九NMOS晶體管、第十NMOS晶體管、第i^一NMOS晶體管、第十二NMOS晶體管、第一電容、第二電容、第三電容、第一電阻、第二電阻、第三電阻和電流源。第一電容的一極被配置為接收第一 NMOS晶體管的漏極與第三NMOS晶體管的漏極上的電壓。該第一電容的另一極通過(guò)第一電阻與第一偏置電壓連接。該第一電容的另一極還與第九NMOS晶體管的柵極連接。第九NMOS晶體管的漏極連接電源Vdd，該第九NMOS晶體管的源極與第十二 NMOS晶體管的漏極連接。第二電容的一極被配置為接收第二 NMOS晶體管的漏極與第四NMOS晶體管的漏極上的電壓。該第二電容的另一極通過(guò)第二電阻與第一偏置電壓連接。該第二電容的另一極還與第十NMOS晶體管的柵極連接。該第十NMOS晶體管的漏極連接電源Vdd。該第十NMOS晶體管的源極與第十二 NMOS晶體管的漏極連接。第九NMOS晶體管的源極、第十NMOS晶體管的源極和第十二NMOS晶體管的漏極還連接第三電阻的一極。該第三電阻的另一極連接第三電容的一極。該第三電容的另一極接地。第十二 NMOS晶體管的源極接地。功率檢測(cè)器的輸出端口連接第三電阻的另一極。第十二 NMOS晶體管的柵極連接第十一 NMOS晶體管的柵極和漏極。第十一 NMOS晶體管的漏極連接電流源。該第十一 NMOS晶體管的源極接地。該電流源連接電源 Vdd。
[0010]可選地，該電路還包括第十三NMOS晶體管、第十四NMOS晶體管和第十五NMOS晶體管。第一 NMOS晶體管的源極、第二 NMOS晶體管的源極、第三NMOS晶體管的源極和第四NMOS晶體管的源極都連接第十三NMOS晶體管的漏極。第十三NMOS晶體管的柵極連接比較器的輸出端口。第十三NMOS晶體管的源極連接第十五NMOS晶體管的漏極。第五NMOS晶體管的源極、第六NMOS晶體管的源極、第七NMOS晶體管的源極和第八NMOS晶體管的源極都連接第十四NMOS晶體管的漏極。第十四NMOS晶體管的柵極接收第二偏置電壓。第十四NMOS晶體管的源極也連接第十五NMOS晶體管的漏極。第十五NMOS晶體管的柵極還被配置為接收第三偏置電壓。第十五NMOS晶體管的源極接地。
[0011]本發(fā)明還公開(kāi)了一種方法。該方法包括以下步驟:增加同相正輸入和正交正輸入以獲得同相正輸出；增加同相負(fù)輸入和正交負(fù)輸入以獲得同相負(fù)輸出；增加同相負(fù)輸入和正交正輸入以獲得正交正輸出；增加同相正輸入和正交負(fù)輸入以獲得正交負(fù)輸出；分別輸出同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出。
[0012]可選地，該方法還包括以下步驟:將同相正輸出和同相負(fù)輸出轉(zhuǎn)換為第一直流電壓；將正交正輸出和正交負(fù)輸出轉(zhuǎn)換為第二直流電壓；比較第一直流電壓和第二直流電壓，并產(chǎn)生比較結(jié)果；根據(jù)該比較結(jié)果，調(diào)整同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出，從而減小第一直流電壓和第二直流電壓之間的差異。

【專利附圖】

【附圖說(shuō)明】
[0013]本發(fā)明的非限制性和非詳盡的各實(shí)施例將參照下列附圖進(jìn)行說(shuō)明，其中在各種附圖中除詳細(xì)說(shuō)明的以外類似參考數(shù)字標(biāo)記指示類似部件。
[0014]圖1為示出了根據(jù)本發(fā)明一實(shí)施例的電路的方框圖；
[0015]圖2為示出了根據(jù)本發(fā)明一實(shí)施例的電路20的示意圖；
[0016]圖3為示出了根據(jù)本發(fā)明一實(shí)施例的相位合成器的輸出的示意圖；
[0017]圖4為示出了根據(jù)本發(fā)明一實(shí)施例的功率檢測(cè)器的示意圖；
[0018]圖5為示出了根據(jù)本發(fā)明一實(shí)施例的方法的流程圖；
[0019]圖6為示出了根據(jù)本發(fā)明另一實(shí)施例的方法的流程圖。

【具體實(shí)施方式】
[0020]現(xiàn)將對(duì)本發(fā)明的各種方面和實(shí)例進(jìn)行說(shuō)明。以下的描述為了全面理解和說(shuō)明這些實(shí)施例而提供了特定細(xì)節(jié)。但是，本領(lǐng)域的普通技術(shù)人員可以理解，即使沒(méi)有許多這些細(xì)節(jié)，也可以實(shí)施本發(fā)明。此外，一些公知結(jié)構(gòu)或功能可能不被示出或詳細(xì)描述，以避免不必要地模糊相關(guān)說(shuō)明。
[0021]圖1是示出了根據(jù)本發(fā)明一實(shí)施例的電路10的方框圖。
[0022]如圖1所示，電路10包括相位合成器100和四個(gè)輸出端口 110。該相位合成器100增加一個(gè)同相正輸入和一個(gè)正交正輸入以獲得一個(gè)同相正輸出、增加一個(gè)同相負(fù)輸入和一個(gè)正交負(fù)輸入以獲得一個(gè)同相負(fù)輸出、增加通過(guò)上述同相負(fù)輸入和正交正輸入以獲得一個(gè)正交正輸出、和增加通過(guò)上述同相正輸入和正交負(fù)輸入以獲得一個(gè)正交負(fù)輸出。上述四個(gè)輸出端口 110,分別被配置為輸出同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出。上述相位合成器，可以減小同相和正交之間的相位失配。
[0023]圖2是示出了根據(jù)本發(fā)明一實(shí)施例的電路20的示意圖。電路20包括相位合成器200。該相位合成器200還包括第一 NMOS晶體管Ml、第二 NMOS晶體管M2、第三NMOS晶體管M3、第四NMOS晶體管M4、第五NMOS晶體管M5、第六NMOS晶體管M6、第七NMOS晶體管M7和第八NMOS晶體管M8。該相位合成器200還包括第一阻抗Z1、第二阻抗Z2、第三阻抗Z3和第四阻抗Z4。
[0024]如圖2所示，第一 NMOS晶體管Ml的柵極被配置為接收同相正輸入i_ip。第二NMOS晶體管M2的柵極接收同相負(fù)輸入i_in。第三NMOS晶體管M3的柵極被配置為接收正交正輸入i_qp。第四NMOS晶體管M4的柵極被配置為接收正交負(fù)輸入i_qn。第一 NMOS晶體管Ml的漏極和第三NMOS晶體管M3的漏極與第一阻抗Zl連接。該第一阻抗Zl與電源Vcc連接。該第二 NMOS晶體管M2的漏極和第四NMOS晶體管M4的漏極與第二阻抗Z2連接。該第二阻抗Z2與電源Vcc連接。該相位合成器200的第一輸出端口連接第一 NMOS晶體管Ml的漏極和第三NMOS晶體管M3的漏極，并輸出信號(hào)o_ip，該信號(hào)o_ip為同相正輸出。因此，輸出信號(hào)o_ip的電壓與同相正輸入i_ip和正交正輸入i_qp的電壓之和成正比。該相位合成器200的第二輸出端口連接第二 NMOS晶體管M2的漏極和第四NMOS晶體管M4的漏極，并輸出信號(hào)o_in,該信號(hào)o_in為同相負(fù)輸出。因此，輸出信號(hào)o_in的電壓與同相負(fù)輸入i_in和正交負(fù)輸入i_qn的電壓之和成正比。
[0025]第五NMOS晶體管M5的柵極被配置為接收正交正輸入i_qp。第六NMOS晶體管M6的柵極被配置為接收正交負(fù)輸入i_qn。第七NMOS晶體管M7的柵極被配置為接收同相負(fù)輸；Vi_in。第八NMOS晶體管M8的柵極被配置為接收同相正輸入i_ip。第五NMOS晶體管M5的漏極和第七NMOS晶體管M7的漏極與第三阻抗Z3連接。該第三阻抗Z3與電源Vcc連接。第六NMOS晶體管M6的漏極和第八NMOS晶體管M8的漏極與第四阻抗TA連接。該第四阻抗Z4與電源Vcc連接。該相位合成器200的第三輸出端口連接第五NMOS晶體管M5的漏極和第七NMOS晶體管M7的漏極，并輸出信號(hào)o_qp，該信號(hào)o_qp為正交正輸出。因此，輸出信號(hào)o_qp的電壓與正交正輸入i_qp和同相負(fù)輸入i_in的電壓之和成正比。該相位合成器200的第四輸出端口連接第六NMOS晶體管M6的漏極和第八NMOS晶體管M8的漏極，并輸出信號(hào)o_qn,該信號(hào)o_qn為正交負(fù)輸出。因此，輸出信號(hào)o_qn的電壓與正交負(fù)輸入i_qn和同相正輸入i_ip的電壓之和成正比。
[0026]雖然在圖2中，阻抗Z1、Z2、Z3和Z4被顯示為電感，但Z1、Z2、Z3和Z4也可以作為電阻被實(shí)施。
[0027]可選地，雖然未在圖2中顯示，但是第一 NMOS晶體管Ml的源極、第二匪OS晶體管M2的源極、第三NMOS晶體管M3的源極和第四NMOS晶體管M4的源極都可以連接第一電流源，而第五NMOS晶體管M5的源極、第六NMOS晶體管M6的源極、第七匪OS晶體管M7的源極和第八NMOS晶體管M8的源極都可以連接第二電流源。
[0028]可選地，如圖2所示，電路20還包括第一功率檢測(cè)器210、第二功率檢測(cè)器220和比較器230。第一功率檢測(cè)器210被配置為將同相正輸出o_ip和同相負(fù)輸出o_in轉(zhuǎn)換為第一直流電壓VDC_I。第二功率檢測(cè)器220被配置為將正交正輸出o_qp和正交負(fù)輸出o_qn轉(zhuǎn)換為第二直流電壓VDC_Q。比較器230被配置為比較第一直流電壓VDC_I和第二直流電壓VDC_Q，并將該比較結(jié)果反饋至上述相位合成器200。上述第一功率檢測(cè)器210、第二功率檢測(cè)器220、比較器230和相位合成器200，可以減小信號(hào)的同相和正交支路之間的相位和振幅失配。
[0029]可選地，第一功率檢測(cè)器210還被配置為將第一 NMOS晶體管Ml的漏極與第三NMOS晶體管M3的漏極上的交流電壓和所述第二 NMOS晶體管M2的漏極與第四NMOS晶體管M4的漏極上的交流電壓轉(zhuǎn)換為所述第一直流電壓VDC_I。第二功率檢測(cè)器220被配置為將第五NMOS晶體管M5的漏極與第七NMOS晶體管M7的漏極上的交流電壓和第六NMOS晶體管M6的漏極與第八NMOS晶體管M8的漏極上的交流電壓轉(zhuǎn)換為第二直流電壓VDC_Q。
[0030]圖3是示出了根據(jù)本發(fā)明一實(shí)施例的相位合成器的輸出的示意圖。相位失配校準(zhǔn)操作如下。如圖3所示，依據(jù)平行四邊形對(duì)角線相互垂直的平行四邊形原理，相位合成器的輸出“o_ip”和“o_in”的相位垂直于“o_qp”和“o_qn”。因此，輸入信號(hào)的相位失配得以校準(zhǔn)。
[0031]圖4是示出了根據(jù)本發(fā)明一實(shí)施例的第一功率檢測(cè)器210的示意圖。第一功率檢測(cè)器210和第二功率檢測(cè)器220具有相似結(jié)構(gòu)。下文以第一功率檢測(cè)器210為例，本領(lǐng)域的普通技術(shù)人員可以理解，第二功率檢測(cè)器220具有與第一功率檢測(cè)器210實(shí)質(zhì)相同的結(jié)構(gòu)。如圖4所示，第一功率檢測(cè)器210和第二功率檢測(cè)器220中的每個(gè)還包括第九NMOS晶體管M9、第十NMOS晶體管M10、第i^一 NMOS晶體管Ml1、第十二 NMOS晶體管M12、第一電容Cl、第二電容C2、第三電容C3、第一電阻R1、第二電阻R2、第三電阻R3和電流源II。第一電容Cl的一極被配置為接收第一 NMOS晶體管Ml的漏極和第三NMOS晶體管M3的漏極上的電壓。也就是說(shuō)，該第一電容Cl的該極作為該第一功率檢測(cè)器210的端口 Vip。該第一電容Cl的另一極通過(guò)第一電阻Rl連接第一偏置電壓1st VBIAS0該第一電容Cl的另一極還與第九NMOS晶體管M9的柵極連接。該第九NMOS晶體管M9的漏極連接電源Vdd。該第九NMOS晶體管M9的源極連接第十二 NMOS晶體管M12的漏極。第二電容C2的一極被配置為接收第二 NMOS晶體管M2的漏極和第四NMOS晶體管M4的漏極上的電壓。該第二電容C2的另一極通過(guò)第二電阻R2與第一偏置電壓1st VBIAS連接。該第二電容C2的另一極還與第十NMOS晶體管MlO的柵極連接。該第十NMOS晶體管MlO的漏極連接電源Vdd。該第十NMOS晶體管MlO的源極與第十二 NMOS晶體管M12的漏極連接。第九NMOS晶體管M9的源極、第十NMOS晶體管MlO的源極和第十二 NMOS晶體管M12的漏極還連接第三電阻R3的一極。該第三電阻R3的另一極連接第三電容C3的一極。該第三電容C3的另一極接地(gnd)。第十二 NMOS晶體管M12的源極接地(gnd)。第一功率檢測(cè)器210的輸出端口 Vout連接該第三電阻R3的另一極。第十二 NMOS晶體管M12的柵極連接第i^一 NMOS晶體管Mll的柵極和漏極。該第i^一 NMOS晶體管Mll的漏極連接電流源II。該第i^一 NMOS晶體管Mll的源極接地(gnd)。該電流源Il連接電源Vdd。
[0032]第一功率檢測(cè)器210采用全波整流。全波整流器將整個(gè)輸入波形在其輸出端轉(zhuǎn)換為一個(gè)恒定極性(正或負(fù))。全波整流將輸入波形的兩種極性轉(zhuǎn)換為直流(DC)，并產(chǎn)生更高的平均輸出電壓。第一功率檢測(cè)器210的輸出與輸入信號(hào)的振幅成正比。
[0033]返回參照?qǐng)D2，電路20還包括第十三NMOS晶體管M13、第十四NMOS晶體管M14和第十五NMOS晶體管M15。第一 NMOS晶體管Ml的源極、第二 NMOS晶體管M2的源極、第三NMOS晶體管M3的源極和第四NMOS晶體管M4的源極都連接第十三NMOS晶體管M13的漏極。第十三NMOS晶體管Ml3的柵極連接比較器230的輸出端口。第十三NMOS晶體管Ml3的源極連接第十五NMOS晶體管M15的漏極。第五NMOS晶體管M5的源極、第六NMOS晶體管M6的源極、第七NMOS晶體管M7的源極和第八NMOS晶體管M8的源極都連接第十四NMOS晶體管M14的漏極。第十四NMOS晶體管M14的柵極接收第二偏置電壓2nd VBIAS，第十四NMOS晶體管M14的源極也連接第十五NMOS晶體管M15的漏極。第十五NMOS晶體管M15的柵極還被配置為接收第三偏置電壓3rd VBIAS0第十五NMOS晶體管M15的源極接地(gnd)。
[0034]振幅失配校準(zhǔn)的工作原理如下。通過(guò)第一功率檢測(cè)器210，輸出信號(hào)o_ip和o_in的振幅被轉(zhuǎn)換為第一直流(DC)信號(hào)VDC_I。第一直流(DC)信號(hào)VDC_I與輸出信號(hào)o_ip和o_in成正比。通過(guò)第二功率檢測(cè)器220,輸出信號(hào)o_qp和o_qn的振幅被轉(zhuǎn)換為第二直流(DC)信號(hào)VDC_Q。第二直流(DC)信號(hào)VDC_Q與輸出信號(hào)0_ca^P0_qn成正比。信號(hào)VDC_I與VDC_Q連接負(fù)反饋環(huán)路中的比較器230。
[0035]具體而言，當(dāng)輸出信號(hào)o_ip和o_in的振幅比輸出信號(hào)o_qp和o_qn的振幅大時(shí)，VDC_I大于VDC_Q。因此，比較器的輸出VDC_0UT將減小。然后，通過(guò)M13的電流將減小。因此，o_ip和o_in的振幅也會(huì)減小。
[0036]當(dāng)輸出信號(hào)o_ip和o_in的振幅比輸出信號(hào)o_cip和o_qn的振幅小時(shí),VDC_I小于VDC_Q。比較器的輸出VDC_0UT將增大。然后，通過(guò)M13的電流將增大。因此，0_丨？和0_111的振幅也會(huì)增大。
[0037]最后，該負(fù)反饋環(huán)路將使得o_qp和o_qn的振幅等于o_ip和o_in的振幅。因此，信號(hào)的同相和正交支路的振幅失配得以校準(zhǔn)。
[0038]圖5為示出了根據(jù)本發(fā)明一實(shí)施例的方法50的流程圖。方法50包括以下步驟:增加同相正輸入和正交正輸入以獲得同相正輸出(510);增加同相負(fù)輸入和正交負(fù)輸入以獲得同相負(fù)輸出(520);增加上述同相負(fù)輸入和正交正輸入以獲得正交正輸出(530);增加上述同相正輸入和正交負(fù)輸入以獲得正交負(fù)輸出(540);分別輸出同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出(550)。
[0039]圖6為示出了根據(jù)本發(fā)明另一實(shí)施例的方法50A的流程圖。如圖6中所示，方法50A還包括以下步驟:將同相正輸出和同相負(fù)輸出轉(zhuǎn)換為第一直流電壓(560);將正交正輸出和正交負(fù)輸出轉(zhuǎn)換為第二直流電壓(570);比較第一直流電壓和第二直流電壓并產(chǎn)生比較結(jié)果(580);根據(jù)該比較結(jié)果，調(diào)整同相正輸出、同相負(fù)輸出、正交正輸出和正交負(fù)輸出，從而減小第一直流電壓和第二直流電壓之間的差異(590 )。
[0040]本領(lǐng)域的技術(shù)人員可以理解，可以組合不同實(shí)施例的元件以產(chǎn)生另一技術(shù)方案。該書(shū)面說(shuō)明書(shū)使用實(shí)例來(lái)公開(kāi)本發(fā)明，包括最優(yōu)模式，并且也使任何本領(lǐng)域的技術(shù)人員能夠?qū)嵤┍景l(fā)明，包括制造和使用任何裝置或系統(tǒng)并執(zhí)行任何所結(jié)合的方法。本發(fā)明的專利范圍由權(quán)利要求書(shū)限定，并可包括本領(lǐng)域技術(shù)人員想到的其他實(shí)例。這些其他實(shí)例如果具有與本權(quán)利要求書(shū)的文字語(yǔ)言相同的結(jié)構(gòu)元件，或包括與本權(quán)利要求書(shū)的文字語(yǔ)言沒(méi)有本質(zhì)區(qū)別的等同結(jié)構(gòu)元件，則這些其他實(shí)例意欲在該權(quán)利要求書(shū)的范圍內(nèi)。
【權(quán)利要求】
1.一種電路，其特征在于，包括: 相位合成器，被配置為: 增加同相正輸入和正交正輸入以獲得同相正輸出； 增加同相負(fù)輸入和正交負(fù)輸入以獲得同相負(fù)輸出； 增加所述同相負(fù)輸入和所述正交正輸入以獲得正交正輸出； 增加所述同相正輸入和所述正交負(fù)輸入以獲得一個(gè)正交負(fù)輸出；以及四個(gè)輸出端口，分別被配置為輸出所述同相正輸出、所述同相負(fù)輸出、所述正交正輸出和所述正交負(fù)輸出。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述相位合成器還包括第一NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、第六NMOS晶體管、第七NMOS晶體管和第八NMOS晶體管、第一阻抗、第二阻抗、第三阻抗和第四阻抗，其中， 所述第一 NMOS晶體管的柵極被配置為接收所述同相正輸入，所述第二 NMOS晶體管的柵極接收所述同相負(fù)輸入，所述第三NMOS晶體管的柵極被配置為接收所述正交正輸入，所述第四NMOS晶體管的柵極被配置為接收所述正交負(fù)輸入，所述第一 NMOS晶體管的漏極和所述第三NMOS晶體管的漏極與所述第一阻抗連接，所述第一阻抗與電源Vcc連接，所述第二 NMOS晶體管的漏極和所述第四NMOS晶體管的漏極與所述第二阻抗連接，所述第二阻抗與所述電源Vcc連接； 所述第五NMOS晶體管的柵極被配置為接收所述正交正輸入，所述第六NMOS晶體管的柵極被配置為接收所述正交負(fù)輸入，所述第七NMOS晶體管的柵極被配置為接收所述同相負(fù)輸入，所述第八NMOS晶體管的柵極被配置為接收所述同相正輸入，所述第五NMOS晶體管的漏極和所述第七NMOS晶體管的漏極與所述第三阻抗連接，所述第三阻抗與所述電源Vcc連接，所述第六NMOS晶體管的漏極和所述第八NMOS晶體管的漏極與所述第四阻抗連接，所述第四阻抗與所述電源Vcc連接。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述電路還包括: 第一功率檢測(cè)器，被配置為將所述同相正輸出和所述同相負(fù)輸出轉(zhuǎn)換為第一直流電壓； 第二功率檢測(cè)器，被配置為將所述正交正輸出和所述正交負(fù)輸出轉(zhuǎn)換為第二直流電壓； 比較器，被配置為比較所述第一直流電壓和所述第二直流電壓，并將比較結(jié)果反饋至所述相位合成器。
4.根據(jù)權(quán)利要求3所述的電路，其特征在于，所述第一功率檢測(cè)器還被配置為將所述第一 NMOS晶體管的漏極與第三NMOS晶體管的漏極上的交流電壓和所述第二 NMOS晶體管的漏極與所述第四NMOS晶體管的漏極上的交流電壓轉(zhuǎn)換為所述第一直流電壓； 所述第二功率檢測(cè)器被配置為將所述第五NMOS晶體管的漏極與所述第七NMOS晶體管的漏極上的交流電壓和所述第六NMOS晶體管的漏極與所述第八NMOS晶體管的漏極上的交流電壓轉(zhuǎn)換為所述第二直流電壓。
5.根據(jù)權(quán)利要求4所述的電路，其特征在于，所述第一功率檢測(cè)器和第二功率檢測(cè)器的每個(gè)還包括第九NMOS晶體管、第十NMOS晶體管、第i^一 NMOS晶體管、第十二 NMOS晶體管、第一電容、第二電容、第三電容、第一電阻、第二電阻、第三電阻和電流源，其中， 所述第一電容的一極被配置為接收所述第一 NMOS晶體管的漏極與所述第三NMOS晶體管的漏極上的電壓，所述第一電容的另一極通過(guò)所述第一電阻與第一偏置電壓連接，所述第一電阻的另一極還與所述第九NMOS晶體管的柵極連接，所述第九NMOS晶體管的漏極連接電源Vdd，所述第九NMOS晶體管的源極與所述第十二 NMOS晶體管的漏極連接； 所述第二電容的一極被配置為接收所述第二NMOS晶體管的漏極與所述第四NMOS晶體管的漏極上的電壓，所述第二電容的另一極通過(guò)第二電阻與所述第一偏置電壓連接，所述第二電容的另一極還與所述第十NMOS晶體管的柵極連接，所述第十NMOS晶體管的漏極連接所述電源Vdd，所述第十NMOS晶體管的源極與所述第十二 NMOS晶體管的漏極連接； 所述第九NMOS晶體管的源極、所述第十NMOS晶體管的源極和所述第十二 NMOS晶體管的漏極還連接所述第三電阻的一極，所述第三電阻的另一極連接所述第三電容的一極，所述第三電容的另一極接地，所述第十二 NMOS晶體管的源極接地，所述功率檢測(cè)器的輸出端口連接所述第三電阻的另一極； 所述第十二 NMOS晶體管的柵極連接所述第十一 NMOS晶體管的柵極和漏極，所述第十一 NMOS晶體管的漏極連接所述電流源，所述第十一 NMOS晶體管的源極接地，所述電流源連接所述電源Vdd。
6.根據(jù)權(quán)利要求5所述的電路，其特征在于，還包括第十三NMOS晶體管、第十四NMOS晶體管和第十五NMOS晶體管，其中， 所述第一 NMOS晶體管的源極、所述第二 NMOS晶體管的源極、所述第三NMOS晶體管的源極和所述第四NMOS晶體管的源極都連接所述第十三NMOS晶體管的漏極，所述第十三NMOS晶體管的柵極連接所述比較器的輸出端口，所述第十三NMOS晶體管的源極連接所述第十五NMOS晶體管的漏極； 所述第五NMOS晶體管的源極、所述第六NMOS晶體管的源極、所述第七NMOS晶體管的源極和所述第八NMOS晶體管的源極都連接所述第十四NMOS晶體管的漏極，所述第十四NMOS晶體管的柵極接收第二偏置電壓，所述第十四NMOS晶體管的源極也連接所述第十五NMOS晶體管的漏極； 所述第十五NMOS晶體管的柵極被配置為接收第三偏置電壓，所述第十五NMOS晶體管的源極接地。
7.根據(jù)權(quán)利要求6所述的電路，其特征在于，所述第二偏置電壓和所述第三偏置電壓為恒定電壓。
8.一種方法，其特征在于，所述方法包括以下步驟: 增加同相正輸入和正交正輸入以獲得同相正輸出； 增加同相負(fù)輸入和正交負(fù)輸入以獲得同相負(fù)輸出； 增加所述同相負(fù)輸入和所述正交正輸入以獲得正交正輸出； 增加所述同相正輸入和所述正交負(fù)輸入以獲得正交負(fù)輸出； 分別輸出所述同相正輸出、所述同相負(fù)輸出、所述正交正輸出和所述正交負(fù)輸出。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述方法還包括以下步驟: 將所述同相正輸出和所述同相負(fù)輸出轉(zhuǎn)換為第一直流電壓； 將所述正交正輸出和所述正交負(fù)輸出轉(zhuǎn)換為第二直流電壓； 比較所述第一直流電壓和所述第二直流電壓，并產(chǎn)生比較結(jié)果； 根據(jù)所述比較結(jié)果，調(diào)整所述同相正輸出、所述同相負(fù)輸出、所述正交正輸出和所述正交負(fù)輸出，從而減小所述第一直流電壓和第二直流電壓之間的差異。
【文檔編號(hào)】H04B1/40GK104348483SQ201310341587
【公開(kāi)日】2015年2月11日 申請(qǐng)日期:2013年8月6日 優(yōu)先權(quán)日:2013年8月6日
【發(fā)明者】不公告發(fā)明人 申請(qǐng)人:博通集成電路（上海）有限公司