用于傳輸gfp數(shù)據(jù)幀的16位并行自同步加擾解擾碼器的制造方法
【專利摘要】本發(fā)明涉及用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾解擾碼器，加擾碼器電路包括43個D觸發(fā)器D0…D42和16個異或門，43個D觸發(fā)器D0…D42和16個異或門按序間插串聯(lián)，高16位的D觸發(fā)器D42…D27的輸出信號Q42…Q27與16位輸入信號異或所得的值作為低16位D觸發(fā)器D15…D0的輸入信號，低16位D觸發(fā)器D15…D0的輸出信號構(gòu)成了16位并行擾碼序列；所述解擾碼器電路包括43個D觸發(fā)器D0…D42和16個異或門，43個D觸發(fā)器D0…D42和16個異或門按序間插串聯(lián)，高16位的D觸發(fā)器D42…D27的輸出信號Q42…Q27與16位輸入信號異或所得的值構(gòu)成了16位并行解擾碼序列；本發(fā)明的優(yōu)點：電路簡單，將串行數(shù)據(jù)變成并行數(shù)據(jù)，極大的降低了工作頻率，提高了系統(tǒng)的可靠性，便于集成電路工藝的實現(xiàn)。
【專利說明】用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾解擾碼器【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)通信【技術(shù)領(lǐng)域】，特別涉及一種用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾/解擾碼器。
【背景技術(shù)】
[0002]通用成幀規(guī)程(簡稱GFP)G.7041/Y1303規(guī)定了一種通用的可將用戶數(shù)據(jù)封裝到位同步或者字節(jié)同步物理傳輸網(wǎng)絡(luò)(例如SDH系統(tǒng):Synchronous Digital Hierarchy,同步數(shù)字體系)的方法。標(biāo)準(zhǔn)中規(guī)定了一種串行的自同步加擾碼器和解擾碼器。所謂自同步是指在任何起始狀態(tài)下，解擾碼器只要能夠正確的接收到擾碼序列，那么接收端在一定時間后就能夠獲得同步，恢復(fù)出正確的原始數(shù)據(jù)。當(dāng)接收的碼元有誤差時，也可以在很短的時間內(nèi)恢復(fù)同步。自同步加擾碼器和解擾碼器用在GFP幀的凈荷域，是為了保證傳輸質(zhì)量的可靠性，加擾碼器和解擾碼器擾碼序列為X43+l。擾碼器的初始值為全O或者全I(xiàn)均可。
[0003]G.7041/Y1303協(xié)議規(guī)定的為串行自同步加擾碼器和解擾碼器電路，串行自同步加擾碼器電路的43個觸發(fā)器用于移位，D觸發(fā)器D1、D2、D3、…D42分別接到D0、D1、D2、…D41的輸出端。加擾碼器的輸出數(shù)據(jù)由輸入數(shù)據(jù)和D觸發(fā)器D42異或所得，并將所得結(jié)果送到D觸發(fā)器DO的輸入端。
[0004]串行自同步解擾碼器電路的43個觸發(fā)器用于移位，D觸發(fā)器D1、D2、D3、…D42分別接到D0、D1、D2、"441的輸出端。解擾碼器的輸入數(shù)據(jù)送到D觸發(fā)器DO的輸入端，同時輸入數(shù)據(jù)與D觸發(fā)器D42異或得到輸出數(shù)據(jù)。
[0005]上述串行加擾碼器和解擾碼器電路結(jié)構(gòu)簡單，但如果應(yīng)用在SDH系統(tǒng)中，只適合STM-1 (同步傳輸模塊)，工作線速為155.52Mb/s以下，對于STM-16 (第三級同步傳輸模塊)的SDH信號，速率為2.48832Gb/s，這種GFP串行自同步加擾碼器和解擾碼器就不適合了，它對集成電路(IC)工藝提出了很高的要求，因此必須要將現(xiàn)有的加擾碼器和解擾碼器技術(shù)進(jìn)行改進(jìn)，設(shè)計一種用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾/解擾碼器器，才能滿足SDH系統(tǒng)的要求。
[0006]
【發(fā)明內(nèi)容】

本發(fā)明的目的就是為克服現(xiàn)有技術(shù)的不足，提供一種用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾/解擾碼器，通過將串行數(shù)據(jù)變成并行數(shù)據(jù)，極大的降低了工作頻率，提高了系統(tǒng)的可靠性，便于集成電路(IC)工藝的實現(xiàn)。
[0007]本發(fā)明是通過這樣的技術(shù)方案實現(xiàn)的:用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾解擾碼器，包括加擾器電路和解擾碼器電路，其特征在于:
所述加擾碼器電路包括43個D觸發(fā)器DO…D42和16個異或門，43個D觸發(fā)器D42和16個異或門按序間插串聯(lián)，高16位的D觸發(fā)器D42?"D27的輸出信號Q42?"Q27與16位輸入信號異或所得的值作為低16位D觸發(fā)器D15…DO的輸入信號，低16位D觸發(fā)器D15…DO的輸出信號構(gòu)成了 16位并行擾碼序列，16位并行擾碼序列排序為15:0 ；
第i位輸入信號和D觸發(fā)器D(i+27)的輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=0，l，…，15。
[0008]所述解擾碼器電路包括43個D觸發(fā)器D(>..D42和16個異或門，43個D觸發(fā)器D0-D42和16個異或門按序間插串聯(lián)，高16位的D觸發(fā)器D42?"D27的輸出信號Q42?"Q27與16位輸入信號異或所得的值構(gòu)成了 16位并行解擾碼序列；
16位擾碼序列排序為15:0 ;
第i位輸入信號和D觸發(fā)器D(i+27)的輸出信號異或后的值作為第i位的輸出信號，i=0, I,…，15。
[0009]本發(fā)明所公開的16位并行自同步加擾/解擾器，其優(yōu)點在于:電路簡單，將串行數(shù)據(jù)變成并行數(shù)據(jù)，極大的降低了工作頻率，提高了系統(tǒng)的可靠性，便于集成電路(IC)工藝的實現(xiàn)。
【專利附圖】

【附圖說明】
[0010]圖1為串行自同步加擾碼電路圖；
圖2為串行自同步解擾碼電路圖；
圖3為16位并行自同步加擾/解擾碼器電路整體框圖；
圖4為16位并行自同步加擾碼器電路圖； 圖5為16位并行自同步解擾碼器電路圖。
【具體實施方式】
[0011]為了更清楚的理解本發(fā)明，結(jié)合附圖和實施例詳細(xì)描述本發(fā)明:
根據(jù)通用成幀規(guī)程G.7041/Y1303中的規(guī)定，根據(jù)圖1、圖2所示，對于根據(jù)序列X43+l實現(xiàn)的加擾解擾電路，每一個輸出值為輸入值與43個時鐘前的輸出值模2加運算的結(jié)果，在每一個線速時鐘輸出一個擾碼值，43個時鐘周期可以輸出43個擾碼信號。
[0012]對于第I個時鐘周期，各個D觸發(fā)器的輸出分別為:
Di (t+1) =Di^a), i= I, 2, —,42; Di (t+l)=X(t) XOR D42 (t), i=0
對于第8個時鐘周期，各個D觸發(fā)器的輸出分別為:
Di (t+8) =Di^8 (t)，i= 8，9，...,42; Di (t+8) =X (t+7-1) XOR D35+i (t)，i=0, I,...，7
依次類推，對于第16個時鐘周器，各觸發(fā)器的輸出分別為:
Di (t + 16) =Di^16 (t) , i= 16, 17, — , 42; Di(t + 16)=X (t + 15-1) XOR D27+i (t)，i=0, I,…，15
經(jīng)過推導(dǎo)，可以得到如圖4所示的16位并行自同步加擾碼器電路。輸入信號為X0, XI,...，父15，輸出信號為￥0，丫1，....，Y15。
[0013]與此類似，經(jīng)過推導(dǎo)，可以得到如圖5所示的16位并行自同步解擾碼器電路。輸入信號為Υ0，Yl,….，Υ15，輸出信號為Χ0，XI，…，Χ15。
[0014]加擾碼器的特征包括43個D觸發(fā)器DO…D42和16個異或門按序間插串聯(lián)，16個D觸發(fā)器的輸出信號構(gòu)成了 16位(定義為15:0)并行的擾碼序列:
第i位輸入信號和D觸發(fā)器D(i+27)的輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=0，l，…，15。
[0015]解擾碼器包括43個D觸發(fā)器DO…D42和16個異或門按序間插串聯(lián)，16個異或門的輸出信號構(gòu)成了 16位(定義為15:0)并行的擾碼序列:
第i位輸入信號和D觸發(fā)器D(i+27)的輸出信號異或后的值作為第i位的輸出信號，i=0, 1,…，15。
[0016]利用本發(fā)明所述的16位并行加碼器和解碼器可以完成在STM-16 (線速
2.48832Gb/s)系統(tǒng)中工作在頻率為155.52Mb/s時的自同步加擾和解擾操作。用FPGA (現(xiàn)場可編程門陣列)實現(xiàn)相關(guān)的電路設(shè)計，符合通用成幀規(guī)程中的協(xié)議要求，電路結(jié)構(gòu)簡單，使用資源少，極大地降低了系統(tǒng)的工作頻率，提高了系統(tǒng)的穩(wěn)定性。本設(shè)計方法可以用在更高處理線速的系統(tǒng)中。
[0017]根據(jù)上述說明，結(jié)合本領(lǐng)域技術(shù)可實現(xiàn)本發(fā)明的方案。
【權(quán)利要求】
1.一種用于傳輸GFP數(shù)據(jù)幀的16位并行自同步加擾解擾碼器，包括加擾碼器電路和解擾碼器電路，其特征在于:所述加擾碼器電路包括43個D觸發(fā)器DO…D42和16個異或門，43個D觸發(fā)器DO…D42和16個異或門按序間插串聯(lián)，高16位的D觸發(fā)器D42...D27的輸出信號Q42...Q27與16位輸入信號異或所得的值作為低16位D觸發(fā)器D15…DO的輸入信號，低16位D觸發(fā)器D15…DO的輸出信號構(gòu)成了 16位并行擾碼序列；，16位并行擾碼序列排序為15:0 ;第i位輸入信號和D觸發(fā)器D(i+27)的輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=0, I,...,15; 所述解擾碼器電路包括43個D觸發(fā)器DO…D42和16個異或門，43個D觸發(fā)器D42和16個異或門按序間插串聯(lián)，高16位的D觸發(fā)器D42?"D27的輸出信號Q42?"Q27與16位輸入信號異或所得的值構(gòu)成了 16位并行解擾碼序列； 16位擾碼序列排序為15:0 ;第i位輸入信號和D觸發(fā)器D(i+27)的輸出信號異或后的值作為第i位的輸出信號，i=0, I,…，15。
【文檔編號】H04J3/06GK103532675SQ201310511303
【公開日】2014年1月22日 申請日期:2013年10月28日 優(yōu)先權(quán)日:2013年10月28日
【發(fā)明者】曹鵬飛, 陳偉峰, 張睿, 王東峰 申請人:天津光電通信技術(shù)有限公司