一種高可靠直接序列擴(kuò)頻數(shù)字接收的制造方法
【專利摘要】一種高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其包括變壓器、AD模/數(shù)轉(zhuǎn)換器、下變頻及RS編解碼FPGA、并行相關(guān)FPGA、解擴(kuò)解調(diào)DSP，變壓器抑制輸入的中頻信號的共模噪聲和隔離模擬數(shù)字地，并進(jìn)行阻抗匹配；所述AD模/數(shù)轉(zhuǎn)換器對輸入的中頻信號進(jìn)行采樣；所述下變頻及RS編解碼FPGA在捕獲前消除基帶信號的殘余頻差；在捕獲完成后對載波的頻率和相位進(jìn)行跟蹤；所述并行相關(guān)FPGA用于生成本地偽碼并與基帶信號相關(guān)；所述解擴(kuò)解調(diào)DSP在偽碼捕獲階段尋找相關(guān)峰最大的頻率和偽碼相位，并對偽碼的頻率及相位的跟蹤。本發(fā)明提供的接收機(jī)具有靈敏度高、結(jié)構(gòu)靈活、通用性強(qiáng)、對器件性能參數(shù)的離散性和溫度時間漂移特性不敏感的特點(diǎn)。
【專利說明】一種高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子設(shè)備的接收裝置，特別涉及一種高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)。
【背景技術(shù)】
[0002]直接序列擴(kuò)頻通信在提高信號接收質(zhì)量，抗干擾，保密性，增加系統(tǒng)容量方面都有突出的優(yōu)點(diǎn)，因此在數(shù)據(jù)通信領(lǐng)域得到了廣泛的應(yīng)用。此外，一些具有復(fù)雜電磁環(huán)境和輻照條件的應(yīng)用場合(如衛(wèi)星通信、空間通信)對系統(tǒng)靈敏度、復(fù)雜度、可靠性也提出了很高的要求。
[0003]直接序列擴(kuò)頻信號的接收是擴(kuò)頻通信系統(tǒng)的核心，本發(fā)明采用數(shù)字化解調(diào)技術(shù)，可以有效降低接收機(jī)系統(tǒng)復(fù)雜度，并有良好的擴(kuò)展信號和通用性。同時針對特殊環(huán)境的應(yīng)用需求，采用信道編碼技術(shù)提高接收靈敏度；優(yōu)化接收算法以減少系統(tǒng)資源；使用多種冗余及校驗(yàn)措施以提聞系統(tǒng)可罪性。
[0004]為實(shí)現(xiàn)在復(fù)雜電磁環(huán)境和輻照條件下擴(kuò)頻信號的正確接收，需要對載波即偽碼的頻率和相位進(jìn)行捕獲和跟蹤，進(jìn)而解調(diào)輸出原始數(shù)據(jù)。同時需要針對環(huán)境應(yīng)用要求，采取措施降低系統(tǒng)復(fù)雜度，提高系統(tǒng)可靠性。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，該接收機(jī)包括變壓器、AD模/數(shù)轉(zhuǎn)換器、下變頻及RS編解碼FPGA、并行相關(guān)FPGA、解擴(kuò)解調(diào)DSP，其中:
所述變壓器抑制輸入的中頻信號的共模噪聲和隔離模擬數(shù)字地，并進(jìn)行阻抗匹配；所述AD模/數(shù)轉(zhuǎn)換器對輸入的中頻信號進(jìn)行采樣，將采樣信號分別同數(shù)字頻率合成器輸出相位相差為90°的正弦信號和余弦信號相乘，再通過FIR濾波器濾除高頻分量，得到兩路正交的基帶信號；
所述下變頻及RS編解碼FPGA在捕獲前用于消除所述基帶信號的殘余頻差；在捕獲完成后，作為載波鎖相環(huán)的一部分對載波的頻率和相位進(jìn)行跟蹤；同時還完成與DSP及外部設(shè)備的信號交換和RS編解碼；
所述并行相關(guān)FPGA用于生成本地偽碼序列，將所述本地偽碼序列與基帶信號相關(guān)，將相關(guān)結(jié)果送往所述解擴(kuò)解調(diào)DSP ；
所述解擴(kuò)解調(diào)DSP在偽碼捕獲階段尋找相關(guān)峰最大的頻率和偽碼相位，并在跟蹤階段配合兩片F(xiàn)PGA完成對偽碼的頻率及相位的跟蹤。
[0006]較佳地，所述變壓器包括4:1阻抗變換器及周圍器件。
[0007]較佳地，所述并行相關(guān)FPGA包括積分清洗濾波器，所述積分清洗濾波器根據(jù)輸入的偽碼序列，為每個偽碼周期進(jìn)行一次相關(guān)運(yùn)算，將相關(guān)結(jié)果送往所述解擴(kuò)解調(diào)DSP，DSP接口負(fù)責(zé)將相關(guān)結(jié)果送DSP、提供中斷、并接收DSP控制指令調(diào)制偽碼序列相位。
[0008]較佳地，所述下變頻及RS編解碼FPGA接收來自外部設(shè)備的數(shù)據(jù)，將其組成傳輸幀進(jìn)行RS編碼后，與本地PN序列異或進(jìn)行直接序列擴(kuò)頻，將擴(kuò)頻后的信號送往發(fā)射機(jī)。
[0009]較佳地，所述下變頻及RS編解碼FPGA還接收所述解調(diào)解擴(kuò)DSP送來的解擴(kuò)后的數(shù)據(jù)幀，進(jìn)行RS解碼后，挑出有用數(shù)據(jù)送往通信接口。
[0010]較佳地，所述并行相關(guān)FPGA包括偽碼序列發(fā)生器，所述偽碼序列發(fā)生器負(fù)責(zé)產(chǎn)生本地偽碼，并通過移位寄存器產(chǎn)生相位相差1/2或1/4碼元的多個偽碼，同時還能夠根據(jù)所述解調(diào)解擴(kuò)DSP的控制信號調(diào)整所述偽碼的相位。
[0011]較佳地，所述偽碼捕獲的過程包括:
每次相關(guān)運(yùn)算結(jié)束后，讀取各路相關(guān)器的相關(guān)值，計(jì)算每個相位I路和Q路相關(guān)值的平方和，取最小的21路的平均值，將其乘以一參數(shù)因子作為判決門限，將平方和的最大值與判決門限相比，如果超過門限，則認(rèn)為捕獲偽碼，反之，在下一組相位進(jìn)行捕獲；當(dāng)全部相位均試探過后，解調(diào)解擴(kuò)DSP控制下變頻FPGA中的NCO頻率變化一定值，在下一個頻率點(diǎn)進(jìn)行試探。
[0012]較佳地，所述偽碼跟蹤的過程為:
所述解調(diào)解擴(kuò)DSP通過讀取I/Q相關(guān)結(jié)果，計(jì)算本地偽碼接收的相差和頻差，經(jīng)環(huán)路濾波后調(diào)整NCO頻率字，實(shí)現(xiàn)載波跟蹤；所述解調(diào)解擴(kuò)DSP還通過讀取超前和滯后相關(guān)通道的相關(guān)值，根據(jù)結(jié)果調(diào)整偽碼相位，實(shí)現(xiàn)偽碼跟蹤，同時判決出接收數(shù)據(jù)的幀結(jié)構(gòu)，提取有效數(shù)據(jù)送外部RS解碼器解碼。
[0013]較佳地，所述解調(diào)解擴(kuò)DSP定時對FPGA內(nèi)部關(guān)鍵寄存器進(jìn)行刷新，對DSP內(nèi)部重要數(shù)據(jù)進(jìn)行三模冗余，并對DSP程序存儲空間進(jìn)行定時校驗(yàn)；外部指令還控制FPGA進(jìn)行重新加載，以糾正FPGA程序存儲空間錯誤造成的FPGA工作異常。
[0014]本發(fā)明具有以下有益效果:
1.采用全數(shù)字方案，系統(tǒng)結(jié)構(gòu)靈活，通用性好；
2.采用RS編解碼算法，系統(tǒng)靈敏度高；
3.采用三模冗余、動態(tài)刷新、程序空間自檢等方法提高了系統(tǒng)在復(fù)雜環(huán)境下的可靠
性；
4.采用“并行相關(guān)+頻率掃描”算法，減少捕獲時間；
5.采用簡化的“早遲環(huán)”偽碼跟蹤算法以減少FPGA使用資源。
[0015]當(dāng)然，實(shí)施本發(fā)明的任一產(chǎn)品并不一定需要同時達(dá)到以上所述的所有優(yōu)點(diǎn)。
【專利附圖】

【附圖說明】
[0016]圖1為本發(fā)明實(shí)施例提供的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)的組成示意圖；
圖2為本發(fā)明實(shí)施例提供的正交基帶信號形成過程示意圖；
圖3為本發(fā)明實(shí)施例提供的下變頻及RS編解碼FPGA與DSP及外部設(shè)備的信號交換和RS編解碼不意圖；
圖4為本發(fā)明實(shí)施例提供的并行相關(guān)FPGA內(nèi)部結(jié)構(gòu)示意圖。
具體實(shí)施例
[0017]本發(fā)明實(shí)施例提供了一種高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，如圖1所示，該接收機(jī)包括變壓器、AD模/數(shù)轉(zhuǎn)換器、下變頻及RS編解碼FPGA、并行相關(guān)FPGA、解擴(kuò)解調(diào)DSP，其中:
所述變壓器抑制輸入的中頻信號的共模噪聲和隔離模擬數(shù)字地，并進(jìn)行阻抗匹配；所述AD模/數(shù)轉(zhuǎn)換器對輸入的中頻信號進(jìn)行采樣，將采樣信號分別同數(shù)字頻率合成器輸出相位相差為90°的正弦信號和余弦信號相乘，再通過FIR濾波器濾除高頻分量，得到兩路正交的基帶信號；
所述下變頻及RS編解碼FPGA在捕獲前用于消除所述基帶信號的殘余頻差；在捕獲完成后，作為載波鎖相環(huán)的一部分對載波的頻率和相位進(jìn)行跟蹤；同時還完成與DSP及外部設(shè)備的信號交換和RS編解碼；
所述并行相關(guān)FPGA用于生成本地偽碼序列，將所述本地偽碼序列與基帶信號相關(guān)，將相關(guān)結(jié)果送往所述解擴(kuò)解調(diào)DSP ；
所述解擴(kuò)解調(diào)DSP在偽碼捕獲階段尋找相關(guān)峰最大的頻率和偽碼相位，并在跟蹤階段配合兩片F(xiàn)PGA完成對偽碼的頻率及相位的跟蹤。
[0018]本實(shí)施例中，變壓器由一個4:1阻抗變換器及周圍器件構(gòu)成；AD數(shù)/模轉(zhuǎn)換器，其作用是對輸入的中頻信號進(jìn)行采樣，選擇合適的采用采樣率和采用位數(shù)，既可以防止頻譜混疊，保證足夠的運(yùn)算精度，又能夠減少FPGA資源的使用量，并保證一定的中頻動態(tài)范圍。
[0019]下變頻及RS編解碼FPGA，為一片30萬門的FPGA (現(xiàn)場可編程門陣列)，它的作用是:在捕獲前消除采樣后的殘余頻差，為其后的相關(guān)運(yùn)算消除頻差造成的影響；在捕獲完成后，作為載波鎖相環(huán)的一部分對載波的頻率和相位進(jìn)行跟蹤。同時，完成與解擴(kuò)解調(diào)DSP及外部設(shè)備的信號交換和RS編解碼。
[0020]如圖2所示，AD數(shù)/模轉(zhuǎn)換器采樣值分別同數(shù)字頻率合成器(NCO)輸出的相位相差90°的正弦信號和余弦信號相乘，再通過FIR濾波器濾除高頻分量，即可得到兩路正交的基帶信號。
[0021 ] I/Q兩路FIR濾波器的參數(shù)完全相同，進(jìn)行低通濾波的同時完成數(shù)據(jù)的抽取。DSP接口 I負(fù)責(zé)完成下變頻FPGA同DSP的接口時序，使DSP能夠控制NCO的輸出頻率。
[0022]同時，該下變頻及RS編碼FPGA接收來自外部設(shè)備的數(shù)據(jù)，將其組成傳輸幀，進(jìn)行RS編碼后，與本地PN序列異或進(jìn)行直接序列擴(kuò)頻，將擴(kuò)頻后的信號送往發(fā)射機(jī)。該FPGA還接收DSP送來的解擴(kuò)后的數(shù)據(jù)幀，進(jìn)行RS解碼后，挑出有用數(shù)據(jù)送往空中通信接口。
[0023]如圖3所示，并行相關(guān)FPGA為一片30萬門的FPGA，它的作用是生成本地偽碼序列，并與基帶信號相關(guān)，將相關(guān)結(jié)果送往DSP，并為DSP提供看門狗和譯碼邏輯。GOLD序列發(fā)生器負(fù)責(zé)產(chǎn)生本地偽碼，并通過移位寄存器產(chǎn)生相位相差1/2或1/4碼元的多個偽碼供相關(guān)器使用，同時還能夠根據(jù)DSP的控制信號調(diào)整自身的相位。積分清洗濾波器根據(jù)輸入的偽碼序列，每個偽碼周期進(jìn)行一次相關(guān)運(yùn)算，將相關(guān)結(jié)果送往DSP。考慮的資源使用情況和捕獲時間要求，I/O路并行捕獲通道各24個。DSP接口負(fù)責(zé)將相關(guān)結(jié)果送DSP、提供中斷、并接收DSP控制指令調(diào)制GOLD序列相位?？撮T狗邏輯提供DSP復(fù)位信號，譯碼邏輯為外設(shè)提供地址譯碼。為減少FPGA內(nèi)部資源使用量，取消了傳統(tǒng)“早遲環(huán)”碼跟蹤環(huán)路中的NCO部件，改用直接調(diào)整偽碼相位(步進(jìn)為1/4碼元)來實(shí)現(xiàn)偽碼的跟蹤。
[0024]解擴(kuò)解調(diào)DSP采用低速定點(diǎn)DSP，該DSP主要負(fù)責(zé)完成判決門限的計(jì)算、偽碼/載波的捕獲、偽碼/載波的根據(jù)、以及接收幀結(jié)構(gòu)的判決等功能。其工作模式主要分兩個階段: 在捕獲階段:每次相關(guān)運(yùn)算結(jié)束后，讀取各路相關(guān)器的相關(guān)值，計(jì)算每個相位I路和Q路相關(guān)值的平方和，取最小的21路的平均值，將其乘以一參數(shù)因子作為判決門限，將平方和的最大值與判決門限相比，如果超過門限，則認(rèn)為捕獲偽碼，反之，在下一組相位進(jìn)行捕獲。當(dāng)全部相位均試探過后，DSP控制下變頻FPGA中的NCO頻率變化一定值，在下一個個頻率點(diǎn)進(jìn)行試探。
[0025]在跟蹤階段:DSP通過讀取I/Q相關(guān)結(jié)果，計(jì)算本地載波和接收的相差和頻差，經(jīng)環(huán)路濾波后調(diào)整NCO頻率字，實(shí)現(xiàn)載波跟蹤。DSP還通過讀取超前和滯后相關(guān)通道的相關(guān)值，根據(jù)結(jié)果調(diào)整偽碼相位，實(shí)現(xiàn)偽碼跟蹤。并判決出接收數(shù)據(jù)的幀結(jié)構(gòu)，提取有效數(shù)據(jù)送外部RS解碼器解碼。
[0026]為提高系統(tǒng)可靠性，DSP定時對FPGA內(nèi)部關(guān)鍵寄存器進(jìn)行刷新，對DSP內(nèi)部重要數(shù)據(jù)進(jìn)行三模冗余，并對DSP程序存儲空間進(jìn)行定時校驗(yàn)。此外，外部指令還可以控制FPGA進(jìn)行重新加載，以糾正FPGA程序存儲空間錯誤造成的FPGA工作異常。
[0027]采用全數(shù)字方案實(shí)現(xiàn)直接序列擴(kuò)頻信號的解擴(kuò)解調(diào)，具有結(jié)構(gòu)靈活、通用信號好、對器件性能參數(shù)的離散性和溫度時間漂移特性不敏感的特點(diǎn)。
[0028]本發(fā)明采用下列方式提高系統(tǒng)在復(fù)雜環(huán)境下的適應(yīng)能力和可靠性:
1.采用外部指令控制FPGA重加載糾正FPGA程序配置空間錯誤。
[0029]2.使用DSP對FPGA內(nèi)部關(guān)鍵寄存器進(jìn)行動態(tài)刷新。
[0030]3.DSP內(nèi)部關(guān)鍵數(shù)據(jù)三模冗余。
[0031 ] 4.DSP程序空間周期性自檢。
[0032] 以上公開的本發(fā)明優(yōu)選實(shí)施例只是用于幫助闡述本發(fā)明。優(yōu)選實(shí)施例并沒有詳盡敘述所有的細(xì)節(jié)，也不限制該發(fā)明僅為所述的【具體實(shí)施方式】。顯然，根據(jù)本說明書的內(nèi)容，可作很多的修改和變化。本說明書選取并具體描述這些實(shí)施例，是為了更好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，從而使所屬【技術(shù)領(lǐng)域】技術(shù)人員能很好地理解和利用本發(fā)明。本發(fā)明僅受權(quán)利要求書及其全部范圍和等效物的限制。
【權(quán)利要求】
1.一種高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，該接收機(jī)包括變壓器、AD模/數(shù)轉(zhuǎn)換器、下變頻及RS編解碼FPGA、并行相關(guān)FPGA、解擴(kuò)解調(diào)DSP，其中: 所述變壓器抑制輸入的中頻信號的共模噪聲和隔離模擬數(shù)字地，并進(jìn)行阻抗匹配； 所述AD模/數(shù)轉(zhuǎn)換器對輸入的中頻信號進(jìn)行采樣，將采樣信號分別同數(shù)字頻率合成器輸出相位相差為90°的正弦信號和余弦信號相乘，再通過FIR濾波器濾除高頻分量，得到兩路正交的基帶信號； 所述下變頻及RS編解碼FPGA在捕獲前用于消除所述基帶信號的殘余頻差；在捕獲完成后，作為載波鎖相環(huán)的一部分對載波的頻率和相位進(jìn)行跟蹤；同時還完成與DSP及外部設(shè)備的信號交換和RS編解碼； 所述并行相關(guān)FPGA用于生成本地偽碼序列，將所述本地偽碼序列與基帶信號相關(guān)，將相關(guān)結(jié)果送往所述解擴(kuò)解調(diào)DSP ； 所述解擴(kuò)解調(diào)DSP在偽碼捕獲階段尋找相關(guān)峰最大的頻率和偽碼相位，并在跟蹤階段配合兩片F(xiàn)PGA完成對偽碼的頻率及相位的跟蹤。
2.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述變壓器包括4:1阻抗變換器及周圍器件。
3.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述并行相關(guān)FPGA包括積分清洗濾波器，所述積分清洗濾波器根據(jù)輸入的偽碼序列，為每個偽碼周期進(jìn)行一次相關(guān)運(yùn)算，將相關(guān)結(jié)果送往所述解擴(kuò)解調(diào)DSP，DSP接口負(fù)責(zé)將相關(guān)結(jié)果送DSP、提供中斷、并接收DSP控制指令調(diào)制偽碼序列相位。
4.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述下變頻及RS編解碼FPGA接收來自外部設(shè)備的數(shù)據(jù)，將其組成傳輸幀進(jìn)行RS編碼后，與本地PN序列異或進(jìn)行直接序列擴(kuò)頻，將擴(kuò)頻后的信號送往發(fā)射機(jī)。
5.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述下變頻及RS編解碼FPGA還接收所述解調(diào)解擴(kuò)DSP送來的解擴(kuò)后的數(shù)據(jù)幀，進(jìn)行RS解碼后，挑出有用數(shù)據(jù)送往通信接口。
6.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述并行相關(guān)FPGA包括偽碼序列發(fā)生器，所述偽碼序列發(fā)生器負(fù)責(zé)產(chǎn)生本地偽碼，并通過移位寄存器產(chǎn)生相位相差1/2或1/4碼元的多個偽碼，同時還能夠根據(jù)所述解調(diào)解擴(kuò)DSP的控制信號調(diào)整所述偽碼的相位。
7.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述偽碼捕獲的過程包括: 每次相關(guān)運(yùn)算結(jié)束后，讀取各路相關(guān)器的相關(guān)值，計(jì)算每個相位I路和Q路相關(guān)值的平方和，取最小的21路的平均值，將其乘以一參數(shù)因子作為判決門限，將平方和的最大值與判決門限相比，如果超過門限，則認(rèn)為捕獲偽碼，反之，在下一組相位進(jìn)行捕獲；當(dāng)全部相位均試探過后，解調(diào)解擴(kuò)DSP控制下變頻FPGA中的NCO頻率變化一定值，在下一個頻率點(diǎn)進(jìn)行試探。
8.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述偽碼跟蹤的過程為: 所述解調(diào)解擴(kuò)DSP通過讀取I/Q相關(guān)結(jié)果，計(jì)算本地偽碼接收的相差和頻差，經(jīng)環(huán)路濾波后調(diào)整NCO頻率字，實(shí)現(xiàn)載波跟蹤；所述解調(diào)解擴(kuò)DSP還通過讀取超前和滯后相關(guān)通道的相關(guān)值，根據(jù)結(jié)果調(diào)整偽碼相位，實(shí)現(xiàn)偽碼跟蹤，同時判決出接收數(shù)據(jù)的幀結(jié)構(gòu)，提取有效數(shù)據(jù)送外部RS解碼器解碼。
9.如權(quán)利要求1所述的高可靠直接序列擴(kuò)頻數(shù)字接收機(jī)，其特征在于，所述解調(diào)解擴(kuò)DSP定時對FPGA內(nèi)部關(guān)鍵寄存器進(jìn)行刷新，對DSP內(nèi)部重要數(shù)據(jù)進(jìn)行三模冗余，并對DSP程序存儲空間進(jìn)行定時校驗(yàn)；外部指令還控制FPGA進(jìn)行重新加載，以糾正FPGA程序存儲空間錯誤造成的FPGA工作異常。
【文檔編號】H04B1/7075GK103595440SQ201310559184
【公開日】2014年2月19日 申請日期:2013年11月12日 優(yōu)先權(quán)日:2013年11月12日
【發(fā)明者】石云墀 申請人:上海航天測控通信研究所