一種基于fpga實(shí)現(xiàn)tap設(shè)備功能的系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)，通過快速路徑模塊實(shí)現(xiàn)一對(duì)一或一對(duì)多復(fù)制，直接從輸入端口直通到輸出端口，實(shí)現(xiàn)快速的數(shù)據(jù)復(fù)制轉(zhuǎn)發(fā)；內(nèi)部緩存模塊內(nèi)嵌RAM分為多級(jí)實(shí)現(xiàn)，各級(jí)的讀寫控制不一，保證了傳輸隨機(jī)包的情況下滿流量不產(chǎn)生丟包；FPGA內(nèi)部的交換功能模塊能動(dòng)態(tài)地根據(jù)監(jiān)控側(cè)端口忙或者空閑狀態(tài)，及其速率模式，把網(wǎng)絡(luò)側(cè)端口數(shù)據(jù)通過其本身進(jìn)行相應(yīng)調(diào)度轉(zhuǎn)發(fā)，從而實(shí)現(xiàn)數(shù)據(jù)匯聚及負(fù)載均衡功能，并解決了資源競爭和帶寬不夠的問題，增大了通道帶寬的利用率。
【專利說明】—種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及網(wǎng)絡(luò)設(shè)備領(lǐng)域，特別是一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)。
【背景技術(shù)】
[0002]以太網(wǎng)分路器(TAP設(shè)備)是一種以太網(wǎng)流量復(fù)制設(shè)備，該設(shè)備能夠在不中斷網(wǎng)絡(luò)正常流量的情況下，實(shí)時(shí)獲取網(wǎng)絡(luò)數(shù)據(jù)，對(duì)全線速的雙向會(huì)話進(jìn)行準(zhǔn)確無誤的監(jiān)測，因此，TAP設(shè)備是運(yùn)營商網(wǎng)絡(luò)流量分析及增值業(yè)務(wù)系統(tǒng)、移動(dòng)網(wǎng)絡(luò)信令監(jiān)測及內(nèi)容監(jiān)測系統(tǒng)、IDC內(nèi)容審計(jì)檢測、IP網(wǎng)絡(luò)安全、IP入侵檢測、IP內(nèi)容審計(jì)等解決方案中獲取IP流量和內(nèi)容信息不可或缺的設(shè)備。
[0003]傳統(tǒng)以太網(wǎng)分路器(TAP設(shè)備)一般有三種實(shí)現(xiàn)方式，一是采用以太網(wǎng)PHY芯片背靠背連接；二是通過內(nèi)嵌交換機(jī)芯片實(shí)現(xiàn)；三是通過NPU (網(wǎng)絡(luò)處理器)實(shí)現(xiàn)。
[0004]參照?qǐng)D1所示采用以太網(wǎng)PHY芯片背靠背連接的方式實(shí)現(xiàn)的TAP設(shè)備，原有鏈路的下行數(shù)據(jù)經(jīng)過PHYl后復(fù)制一份輸送到PHY2沿著原有鏈路正常傳輸，另一份傳送到PHY3輸出到監(jiān)控側(cè)鏈路。同理，上行數(shù)據(jù)也采用同樣方法實(shí)現(xiàn)數(shù)據(jù)采集。從中可以發(fā)現(xiàn)，數(shù)據(jù)只能做到一對(duì)一復(fù)制，無法做到一對(duì)多復(fù)制或者多對(duì)一的匯聚；PHY1、PHY2、PHY3、PHY4必須保持同樣的工作速率，否則會(huì)導(dǎo)致監(jiān)控側(cè)鏈路無法采集到數(shù)據(jù)，功能比較單一。
[0005]參照?qǐng)D2所示采用內(nèi)嵌交換機(jī)芯片方式實(shí)現(xiàn)的TAP設(shè)備，受限于SWITCH的數(shù)據(jù)存儲(chǔ)轉(zhuǎn)發(fā)機(jī)制，一般數(shù)據(jù)包在SWITCH內(nèi)停留的時(shí)間較長，且不固定，導(dǎo)致轉(zhuǎn)發(fā)延遲較大(微秒級(jí)別)，特別是對(duì)延遲較為敏感的網(wǎng)絡(luò)側(cè)端口影響最為嚴(yán)重；受限于SWITCH的功能限制，大部分中低端SWITCH在負(fù)載均衡功能上，無法做到基于端口流量的均衡；受制于SWITCH的功能限制，SWITCH會(huì)丟棄一些MAC控制幀和錯(cuò)誤包，不能實(shí)現(xiàn)全線速100%數(shù)據(jù)捕獲，使得TAP設(shè)備無法呈現(xiàn)全部網(wǎng)絡(luò)數(shù)據(jù)。
[0006]參照?qǐng)D3所示采用NPU實(shí)現(xiàn)的TAP設(shè)備，受限于NPU的軟處理機(jī)制，轉(zhuǎn)發(fā)延遲較大，對(duì)以太網(wǎng)數(shù)據(jù)的處理不能做到實(shí)時(shí)，特別是對(duì)延遲較為敏感的網(wǎng)絡(luò)側(cè)端口影響最為嚴(yán)重；NPU需要的外圍配置電路多，增加了系統(tǒng)的復(fù)雜程度及成本；由于受限于NPU軟處理的速度及軟件算法的效率，無法做到實(shí)時(shí)大流量的數(shù)據(jù)處理。
[0007]鑒于以上三種方式的不利因素，尋找一種替代方案解決上述問題成為當(dāng)前的一個(gè)技術(shù)難題。

【發(fā)明內(nèi)容】

[0008]為解決上述問題，本發(fā)明的目的在于提供一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)，在基于硬件實(shí)現(xiàn)以太網(wǎng)數(shù)據(jù)流的調(diào)度和傳輸?shù)耐瑫r(shí)，實(shí)現(xiàn)TAP設(shè)備較低的數(shù)據(jù)轉(zhuǎn)發(fā)時(shí)延、數(shù)據(jù)的一份或多份復(fù)制、滿流量匯聚和負(fù)載均衡功能。
[0009]本發(fā)明解決其問題所采用的技術(shù)方案是:
一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)，包括網(wǎng)絡(luò)側(cè)端口和監(jiān)控側(cè)端口，所述網(wǎng)絡(luò)側(cè)端口與監(jiān)控側(cè)端口之間通過FPGA連接，所述FPGA包括: 與網(wǎng)絡(luò)側(cè)端口連接的接收處理模塊；
與監(jiān)控側(cè)端口連接的發(fā)送處理模塊；
與接收處理模塊連接的內(nèi)部緩存模塊；
與發(fā)送處理模塊連接的輸出控制模塊；以及
連接在所述內(nèi)部緩存模塊與輸出控制模塊之間的快速路徑模塊和交換功能模塊；其
中，
所述接收處理模塊用于接收網(wǎng)絡(luò)側(cè)端口發(fā)送的數(shù)據(jù)；
所述內(nèi)部緩存模塊用于存儲(chǔ)接收處理模塊收到的數(shù)據(jù)；
所述輸出控制模塊用于激活快速路徑模塊或者/和交換功能模塊，并控制快速路徑模塊或者/和交換功能模塊將處理后的數(shù)據(jù)傳送至發(fā)送處理模塊；
所述快速路徑模塊用于在被激活后，讀取內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)并將其復(fù)制后傳送至發(fā)送處理模塊；
所述交換功能模塊用于在被激活后，讀取內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)并將其分流或匯聚處理后傳送至發(fā)送處理模塊；
所述發(fā)送處理模塊用于將收到的數(shù)據(jù)傳送至相應(yīng)的監(jiān)控側(cè)端口。
[0010]所述內(nèi)部緩存模塊為內(nèi)嵌式RAM，所述RAM分多級(jí)讀寫，且各級(jí)的讀寫控制進(jìn)行分別設(shè)置。
[0011]所述接收處理模塊與所述發(fā)送處理模塊分別通過RGMII接口與所述網(wǎng)絡(luò)側(cè)端口、監(jiān)控側(cè)端口無縫連接。
[0012]所述快速路徑模塊從內(nèi)部緩存模塊中讀取相應(yīng)的數(shù)據(jù)后并將其復(fù)制時(shí)，根據(jù)輸出控制模塊的控制，一對(duì)一或者一對(duì)多復(fù)制數(shù)據(jù)。
[0013]所述交換功能模塊包括負(fù)載均衡模塊與匯聚模塊，所述負(fù)載均衡模塊用于將內(nèi)部緩存模塊中的相應(yīng)數(shù)據(jù)動(dòng)態(tài)分流后由發(fā)送處理模塊傳送至監(jiān)控側(cè)端口 ；所述匯聚模塊用于將內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)匯聚后由發(fā)送處理模塊傳送至監(jiān)控側(cè)端口。
[0014]所述負(fù)載均衡模塊通過對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷后由DeMux模塊實(shí)現(xiàn)數(shù)據(jù)包的動(dòng)態(tài)分流。
[0015]所述對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷具體為:
統(tǒng)計(jì)數(shù)據(jù)輸入中當(dāng)前發(fā)送包數(shù)據(jù)的包長；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前包長補(bǔ)碼運(yùn)算的符號(hào)位；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前差異值補(bǔ)碼運(yùn)算的符號(hào)位；
將兩個(gè)補(bǔ)碼運(yùn)算后的結(jié)果相加獲得當(dāng)前差異值；
根據(jù)當(dāng)前差異值的符號(hào)位確定下一個(gè)數(shù)據(jù)包的流向。
[0016]所述匯聚模塊通過對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷后由Mux模塊實(shí)現(xiàn)數(shù)據(jù)包的動(dòng)態(tài)匯聚。
[0017]所述對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷具體為:
統(tǒng)計(jì)數(shù)據(jù)輸入中當(dāng)前發(fā)送包數(shù)據(jù)的包長；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前包長補(bǔ)碼運(yùn)算的符號(hào)位；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前差異值補(bǔ)碼運(yùn)算的符號(hào)位；
將兩個(gè)補(bǔ)碼運(yùn)算后的結(jié)果相加獲得當(dāng)前差異值； 根據(jù)當(dāng)前差異值的符號(hào)位選擇輸入的數(shù)據(jù)。
[0018]本發(fā)明通過快速路徑模塊實(shí)現(xiàn)一對(duì)一或一對(duì)多復(fù)制，直接從輸入端口直通到輸出端口，實(shí)現(xiàn)快速的數(shù)據(jù)復(fù)制轉(zhuǎn)發(fā)。
[0019]內(nèi)部緩存模塊內(nèi)嵌RAM分為多級(jí)實(shí)現(xiàn)，各級(jí)的讀寫控制不一，保證了傳輸隨機(jī)包的情況下滿流量不產(chǎn)生丟包。
[0020]FPGA內(nèi)部的交換功能模塊能動(dòng)態(tài)地根據(jù)監(jiān)控側(cè)端口忙或者空閑狀態(tài)，及其速率模式，把網(wǎng)絡(luò)側(cè)端口數(shù)據(jù)通過其本身進(jìn)行相應(yīng)調(diào)度轉(zhuǎn)發(fā)，從而實(shí)現(xiàn)數(shù)據(jù)匯聚及負(fù)載均衡功能，并解決了資源競爭和帶寬不夠的問題，增大了通道帶寬的利用率。
[0021]本發(fā)明的有益效果是:
本發(fā)明采用一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)，通過快速路徑模塊實(shí)現(xiàn)一對(duì)一或一對(duì)多復(fù)制，直接從輸入端口直通到輸出端口，實(shí)現(xiàn)快速的數(shù)據(jù)復(fù)制轉(zhuǎn)發(fā)；內(nèi)部緩存模塊內(nèi)嵌RAM分為多級(jí)實(shí)現(xiàn)，各級(jí)的讀寫控制不一，保證了傳輸隨機(jī)包的情況下滿流量不產(chǎn)生丟包；FPGA內(nèi)部的交換功能模塊能動(dòng)態(tài)地根據(jù)監(jiān)控側(cè)端口忙或者空閑狀態(tài)，及其速率模式，把網(wǎng)絡(luò)側(cè)端口數(shù)據(jù)通過其本身進(jìn)行相應(yīng)調(diào)度轉(zhuǎn)發(fā)，從而實(shí)現(xiàn)數(shù)據(jù)匯聚及負(fù)載均衡功能，并解決了資源競爭和帶寬不夠的問題，增大了通道帶寬的利用率。
【專利附圖】

【附圖說明】
[0022]下面結(jié)合附圖和實(shí)例對(duì)本發(fā)明作進(jìn)一步說明。
[0023]圖1是以太網(wǎng)PHY芯片背靠背連接實(shí)現(xiàn)的TAP設(shè)備的工作原理示意圖；
圖2是內(nèi)嵌交換機(jī)芯片方式實(shí)現(xiàn)的TAP設(shè)備的工作原理示意圖；
圖3是采用NPU實(shí)現(xiàn)的TAP設(shè)備的工作原理示意圖；
圖4是本發(fā)明所述FPGA內(nèi)部結(jié)構(gòu)組成框圖；
圖5是本發(fā)明采用FPGA實(shí)現(xiàn)的TAP設(shè)備的工作原理示意圖；
圖6是本發(fā)明所述接收處理模塊與發(fā)送處理模塊分別處理數(shù)據(jù)的內(nèi)部流程圖；
圖7是本發(fā)明所述負(fù)載均衡模塊工作的原理示意圖；
圖8是本發(fā)明所述匯聚模塊工作的原理示意圖；
圖9是本發(fā)明具體應(yīng)用的不意圖。
【具體實(shí)施方式】
[0024]參照?qǐng)D1、圖2和圖3所示的現(xiàn)有的技術(shù)方案，說明書【背景技術(shù)】中已經(jīng)指出其中存在的缺陷，本發(fā)明針對(duì)以上缺陷，開發(fā)了一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)，參照?qǐng)D4所示，包括網(wǎng)絡(luò)側(cè)端口和監(jiān)控側(cè)端口，所述網(wǎng)絡(luò)側(cè)端口與監(jiān)控側(cè)端口之間通過FPGA連接，所述FPGA包括:
與網(wǎng)絡(luò)側(cè)端口連接的接收處理模塊；
與監(jiān)控側(cè)端口連接的發(fā)送處理模塊；
與接收處理模塊連接的內(nèi)部緩存模塊；
與發(fā)送處理模塊連接的輸出控制模塊；以及
連接在所述內(nèi)部緩存模塊與輸出控制模塊之間的快速路徑模塊和交換功能模塊；其
中， 所述接收處理模塊用于接收網(wǎng)絡(luò)側(cè)端口發(fā)送的數(shù)據(jù)；
所述內(nèi)部緩存模塊用于存儲(chǔ)接收處理模塊收到的數(shù)據(jù)；
所述輸出控制模塊用于激活快速路徑模塊或者/和交換功能模塊，并控制快速路徑模塊或者/和交換功能模塊將處理后的數(shù)據(jù)傳送至發(fā)送處理模塊；
所述快速路徑模塊用于在被激活后，讀取內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)并將其復(fù)制后傳送至發(fā)送處理模塊；
所述交換功能模塊用于在被激活后，讀取內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)并將其分流或匯聚處理后傳送至發(fā)送處理模塊；
所述發(fā)送處理模塊用于將收到的數(shù)據(jù)傳送至相應(yīng)的監(jiān)控側(cè)端口。
[0025]所述接收處理模塊與所述發(fā)送處理模塊分別通過RGMII接口與所述網(wǎng)絡(luò)側(cè)端口、監(jiān)控側(cè)端口無縫連接。
[0026]其中，所述網(wǎng)絡(luò)側(cè)端口與所述監(jiān)控側(cè)端口均至少有一對(duì)，在FPGA資源允許的情況下端口數(shù)量可靈活擴(kuò)展。本發(fā)明在實(shí)現(xiàn)時(shí)，除PHY (物理層接口芯片)及FPGA之外，無需其他核心器件，簡化了系統(tǒng)的復(fù)雜程度，降低了設(shè)備成本。
[0027]所述內(nèi)部緩存模塊為內(nèi)嵌式RAM，所述RAM分多級(jí)讀寫，且各級(jí)的讀寫控制進(jìn)行分別設(shè)置，保證了傳輸隨機(jī)包的情況下滿流量不產(chǎn)生丟包現(xiàn)象。
[0028]所述快速路徑模塊從內(nèi)部緩存模塊中讀取相應(yīng)的數(shù)據(jù)后并將其復(fù)制時(shí)，根據(jù)輸出控制模塊的控制，直接從輸入端口直通到輸出端口，實(shí)現(xiàn)快速的一對(duì)一或者一對(duì)多復(fù)制數(shù)據(jù)并轉(zhuǎn)發(fā)。
[0029]參照?qǐng)D5所示的TAP設(shè)備工作原理的示意圖，所述FPGA內(nèi)部將網(wǎng)絡(luò)側(cè)端口 PHY的RGMII接口直接環(huán)回，數(shù)據(jù)包無需經(jīng)過緩存直接進(jìn)行轉(zhuǎn)發(fā)，極大地降低了網(wǎng)絡(luò)側(cè)之間的延遲。
[0030]所述接收處理模塊與所述發(fā)送處理模塊在處理數(shù)據(jù)時(shí)，支持10/100/1000 M三速工作模式，支持最大16000字節(jié)巨幀，完成MAC層的數(shù)據(jù)處理。參照?qǐng)D6所示，接收處理模塊在處理數(shù)據(jù)時(shí)，RGMII接口接收的數(shù)據(jù)通過double data rate I/O (簡稱DDIO)直連技術(shù)提升數(shù)據(jù)的處理方式，縮小數(shù)據(jù)的延遲時(shí)間，再經(jīng)時(shí)鐘域轉(zhuǎn)換后，包解析為內(nèi)部幀格式；發(fā)送處理模塊則相反，內(nèi)部巾貞格式數(shù)據(jù)經(jīng)包封裝，經(jīng)時(shí)鐘域轉(zhuǎn)換后通過double data rate I/
O(簡稱DD10)直連從RGMII接口發(fā)出，同樣降低延遲。
[0031]所述交換功能模塊包括負(fù)載均衡模塊與匯聚模塊，所述負(fù)載均衡模塊用于將內(nèi)部緩存模塊中的相應(yīng)數(shù)據(jù)動(dòng)態(tài)分流后由發(fā)送處理模塊傳送至監(jiān)控側(cè)端口 ；所述匯聚模塊用于將內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)匯聚后由發(fā)送處理模塊傳送至監(jiān)控側(cè)端口。
[0032]參照?qǐng)D7所示，所述負(fù)載均衡模塊通過對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷后由DeMux模塊實(shí)現(xiàn)數(shù)據(jù)包的動(dòng)態(tài)分流，DeMux為分離器，用于分離信號(hào)，其中，對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷具體如下:
統(tǒng)計(jì)數(shù)據(jù)輸入中當(dāng)前發(fā)送包數(shù)據(jù)的包長；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前包長補(bǔ)碼運(yùn)算的符號(hào)位；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前差異值補(bǔ)碼運(yùn)算的符號(hào)位；
將兩個(gè)補(bǔ)碼運(yùn)算后的結(jié)果相加獲得當(dāng)前差異值；
根據(jù)當(dāng)前差異值的符號(hào)位確定下一個(gè)數(shù)據(jù)包的流向。[0033]參照?qǐng)D8所示，所述匯聚模塊通過對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷后由Mux模塊實(shí)現(xiàn)數(shù)據(jù)包的動(dòng)態(tài)匯聚，Mux為數(shù)據(jù)選擇器，為能夠根據(jù)需要將其中任意一路選出來的電路，所述對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷具體為:
統(tǒng)計(jì)數(shù)據(jù)輸入中當(dāng)前發(fā)送包數(shù)據(jù)的包長；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前包長補(bǔ)碼運(yùn)算的符號(hào)位；
根據(jù)上一次差異控制結(jié)果確定當(dāng)前差異值補(bǔ)碼運(yùn)算的符號(hào)位；
將兩個(gè)補(bǔ)碼運(yùn)算后的結(jié)果相加獲得當(dāng)前差異值；
根據(jù)當(dāng)前差異值的符號(hào)位選擇輸入的數(shù)據(jù)。
[0034]所述FPGA內(nèi)部的交換功能模塊能動(dòng)態(tài)地根據(jù)監(jiān)控側(cè)端口忙或者空閑狀態(tài)，及其速率模式，把網(wǎng)絡(luò)側(cè)端口數(shù)據(jù)通過其本身進(jìn)行相應(yīng)調(diào)度轉(zhuǎn)發(fā)，從而實(shí)現(xiàn)數(shù)據(jù)匯聚及負(fù)載均衡功能，并解決了資源競爭和帶寬不夠的問題，增大了通道帶寬的利用率。
[0035]參照?qǐng)D9所示，為發(fā)明的一個(gè)具體應(yīng)用，以太網(wǎng)鏈路上的數(shù)據(jù)通過TAP設(shè)備，采集到4個(gè)端口輸出到下一級(jí)的NP (網(wǎng)絡(luò)處理器)進(jìn)行分析。4個(gè)端口物理狀態(tài)反饋到FPGA，作用于調(diào)度控制模塊，使得FPGA輸出接口與外部NP —致。同時(shí)，根據(jù)端口的物理連接狀態(tài)動(dòng)態(tài)的配置流量。TAP設(shè)備的各種功能可以通過網(wǎng)管或硬件撥碼開關(guān)進(jìn)行靈活配置，提供使用者全面可視的網(wǎng)絡(luò)數(shù)據(jù)流，實(shí)現(xiàn)對(duì)全線速的雙向會(huì)話進(jìn)行準(zhǔn)確無誤的監(jiān)測。
[0036]以上所述，只是本發(fā)明的較佳實(shí)施例而已，本發(fā)明并不局限于上述實(shí)施方式，只要其以相同的手段達(dá)到本發(fā)明的技術(shù)效果，都應(yīng)屬于本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種基于FPGA實(shí)現(xiàn)TAP設(shè)備功能的系統(tǒng)，包括網(wǎng)絡(luò)側(cè)端口和監(jiān)控側(cè)端口，其特征在于，所述網(wǎng)絡(luò)側(cè)端口與監(jiān)控側(cè)端口之間通過FPGA連接，所述FPGA包括: 與網(wǎng)絡(luò)側(cè)端口連接的接收處理模塊； 與監(jiān)控側(cè)端口連接的發(fā)送處理模塊； 與接收處理模塊連接的內(nèi)部緩存模塊； 與發(fā)送處理模塊連接的輸出控制模塊；以及 連接在所述內(nèi)部緩存模塊與輸出控制模塊之間的快速路徑模塊和交換功能模塊；其中， 所述接收處理模塊用于接收網(wǎng)絡(luò)側(cè)端口發(fā)送的數(shù)據(jù)； 所述內(nèi)部緩存模塊用于存儲(chǔ)接收處理模塊收到的數(shù)據(jù)； 所述輸出控制模塊用于激活快速路徑模塊或者/和交換功能模塊，并控制快速路徑模塊或者/和交換功能模塊將處理后的數(shù)據(jù)傳送至發(fā)送處理模塊； 所述快速路徑模塊用于在被激活后，讀取內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)并將其復(fù)制后傳送至發(fā)送處理模塊； 所述交換功能模塊用于在被激活后，讀取內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)并將其分流或匯聚處理后傳送至發(fā)送處理模塊； 所述發(fā)送處理模塊用于將收到的數(shù)據(jù)傳送至相應(yīng)的監(jiān)控側(cè)端口。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其`特征在于，所述網(wǎng)絡(luò)側(cè)端口與所述監(jiān)控側(cè)端口均至少有一對(duì)。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述內(nèi)部緩存模塊為內(nèi)嵌式RAM，所述RAM分多級(jí)讀寫，且各級(jí)的讀寫控制進(jìn)行分別設(shè)置。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述接收處理模塊與所述發(fā)送處理模塊分別通過RGMII接口與所述網(wǎng)絡(luò)側(cè)端口、監(jiān)控側(cè)端口無縫連接。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述快速路徑模塊從內(nèi)部緩存模塊中讀取相應(yīng)的數(shù)據(jù)后并將其復(fù)制時(shí)，根據(jù)輸出控制模塊的控制，一對(duì)一或者一對(duì)多復(fù)制數(shù)據(jù)。
6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述交換功能模塊包括負(fù)載均衡模塊與匯聚模塊，所述負(fù)載均衡模塊用于將內(nèi)部緩存模塊中的相應(yīng)數(shù)據(jù)動(dòng)態(tài)分流后由發(fā)送處理模塊傳送至監(jiān)控側(cè)端口 ；所述匯聚模塊用于將內(nèi)部緩存模塊中相應(yīng)的數(shù)據(jù)匯聚后由發(fā)送處理模塊傳送至監(jiān)控側(cè)端口。
7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，所述負(fù)載均衡模塊通過對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷后由DeMux模塊實(shí)現(xiàn)數(shù)據(jù)包的動(dòng)態(tài)分流。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，所述對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷具體為: 統(tǒng)計(jì)數(shù)據(jù)輸入中當(dāng)前發(fā)送包數(shù)據(jù)的包長； 根據(jù)上一次差異控制結(jié)果確定當(dāng)前包長補(bǔ)碼運(yùn)算的符號(hào)位； 根據(jù)上一次差異控制結(jié)果確定當(dāng)前差異值補(bǔ)碼運(yùn)算的符號(hào)位； 將兩個(gè)補(bǔ)碼運(yùn)算后的結(jié)果相加獲得當(dāng)前差異值； 根據(jù)當(dāng)前差異值的符號(hào)位確定下一個(gè)數(shù)據(jù)包的流向。
9.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，所述匯聚模塊通過對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷后由Mux模塊實(shí)現(xiàn)數(shù)據(jù)包的動(dòng)態(tài)匯聚。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其特征在于，所述對(duì)補(bǔ)碼運(yùn)算結(jié)果符號(hào)位的判斷具體為: 統(tǒng)計(jì)數(shù)據(jù)輸入中當(dāng)前發(fā)送包數(shù)據(jù)的包長； 根據(jù)上一次差異控制結(jié)果確定當(dāng)前包長補(bǔ)碼運(yùn)算的符號(hào)位； 根據(jù)上一次差異控制結(jié)果確定當(dāng)前差異值補(bǔ)碼運(yùn)算的符號(hào)位； 將兩個(gè)補(bǔ)碼運(yùn)算后的結(jié)果相加獲得當(dāng)前差異值； 根據(jù)當(dāng)前差異值的符號(hào)位選擇輸入的數(shù)據(jù)。
【文檔編號(hào)】H04L12/26GK103747068SQ201310740739
【公開日】2014年4月23日 申請(qǐng)日期:2013年12月27日 優(yōu)先權(quán)日:2013年12月27日
【發(fā)明者】饒維克, 葉執(zhí)政 申請(qǐng)人:珠海市佳訊實(shí)業(yè)有限公司