專利名稱：一種使用可編程邏輯器件實(shí)時(shí)接收多路iec61850-9-2采樣值的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的裝置，適用于電力系統(tǒng)數(shù)字化變電站、智能化變電站等場合需要實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的智能設(shè)備。
背景技術(shù)：
由于光纖以太網(wǎng)傳輸具有高可靠性、傳輸速度快、布線方便成本低的優(yōu)點(diǎn)，在智能化變電站中，光纖以太網(wǎng)取代大部分電纜成為必然。IEC國際組織對于使用光纖以太網(wǎng)傳輸變電站模擬量采樣值提出了 IEC61850-9-2標(biāo)準(zhǔn)，其物理層就是使用100M光纖以太網(wǎng)接□。由于數(shù)字化保護(hù)或錄波器等智能變電站二次設(shè)備一般都要采集多路模擬量信號，這些模擬量的采集傳輸如果用IEC61850-9-2標(biāo)準(zhǔn)的話將會對應(yīng)多路100M光纖以太網(wǎng)接口輸入。傳統(tǒng)的做法是在裝置中使用以太網(wǎng)交換芯片將多路以太網(wǎng)數(shù)據(jù)合并到一路中然后送入處理器的以太網(wǎng)接口，或者是直接使用帶多路以太網(wǎng)接口的處理器。這兩種方案都有弊端，第一種方案由于使用了以太網(wǎng)交換芯片，將會導(dǎo)致每路以太網(wǎng)數(shù)據(jù)接收延遲的不確定性，而且抵御網(wǎng)絡(luò)風(fēng)暴的能力也會有問題，第二種方案做到了每路以太網(wǎng)數(shù)據(jù)的隔離，但帶有多路以太網(wǎng)接口的處理器一般都比較昂貴并且外圍電路設(shè)計(jì)復(fù)雜，而且此方案也存在抵御網(wǎng)絡(luò)風(fēng)暴能力不強(qiáng)的缺點(diǎn)。
發(fā)明內(nèi)容本發(fā)明的目 的是:提供一種使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的裝置，并做到可以完全抵御系統(tǒng)中可能存在的網(wǎng)絡(luò)風(fēng)暴異常情況。本發(fā)明提供的技術(shù)解決方案為:一種使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值的裝置，其特征在于:它包括100M-FX光纖接收器、100M以太網(wǎng)PHY、可編程邏輯器件、MCU/DSP，所述100M-FX光纖接收器和100M以太網(wǎng)PHY為兩路以上，所述每路100M以太網(wǎng)PHY均通過單獨(dú)MII接口模塊連接至所述可編程邏輯器件，所述可編程邏輯器件通過MII接口模塊和并行總線接口模塊與所述MCU/DSP相連。所述可編程邏輯器件內(nèi)部具有一個(gè)64位時(shí)標(biāo)計(jì)數(shù)器和多個(gè)MAC模塊，所述MAC模塊與MII接口模塊一一對應(yīng)。裝置還包括IRIG-B碼光纖接收模塊，所述IRIG-B碼光纖接收模塊把B碼對時(shí)信號發(fā)送給所述可編碼邏輯器件，解碼后將時(shí)間信息同步給64位時(shí)標(biāo)計(jì)數(shù)器，用于數(shù)據(jù)包打上接收到的絕對時(shí)間值。

圖1是采用以太網(wǎng)交換芯片的方式將多路IEC61850-9-2采樣值數(shù)據(jù)匯集到一路上，然后發(fā)送個(gè)處理器的以太網(wǎng)控制器的方案示意圖。圖2是采用帶有多個(gè)以太網(wǎng)控制器的網(wǎng)絡(luò)處理器直接接收多路IEC61850-9-2采樣值數(shù)據(jù)的方案示意圖。圖3是本發(fā)明實(shí)施的使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的方案示意圖。圖4是本發(fā)明實(shí)施的使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的方案中，可編程邏輯器件內(nèi)部具體實(shí)現(xiàn)的功能模塊圖。
具體實(shí)施方式
以下結(jié)合附圖和具體實(shí)施方法對本發(fā)明進(jìn)一步詳細(xì)說明。如圖1、圖2所示，是現(xiàn)有技術(shù)中采用以太網(wǎng)交換芯片的方式將多路IEC61850-9-2采樣值數(shù)據(jù)匯集到一路上，然后發(fā)送個(gè)處理器的以太網(wǎng)控制器的方案示意圖(圖1);和采用帶有多個(gè)以太網(wǎng)控制器的網(wǎng)絡(luò)處理器直接接收多路IEC61850-9-2采樣值數(shù)據(jù)的方案示意圖(圖2)。本發(fā)明實(shí)施的使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的裝置，使用大規(guī)?？删幊踢壿嬈骷鏔PGA等，如圖3所示，為每路以太網(wǎng)輸入單獨(dú)實(shí)現(xiàn)MII接口模塊以接收光纖輸入的IEC61850-9-2以太網(wǎng)采樣值數(shù)據(jù)包，然后將接收到的數(shù)據(jù)包通過MAC模塊解包并計(jì)算CRC校驗(yàn)值，如果校驗(yàn)值正確則將解碼后的數(shù)據(jù)包連同數(shù)據(jù)包接收時(shí)刻64位時(shí)標(biāo)值一同放入FIFO中，等待IEC61850-9-2數(shù)據(jù)包實(shí)時(shí)處理模塊的處理。此64位時(shí)標(biāo)值是為了實(shí)現(xiàn)接收采樣值數(shù)據(jù)包的實(shí)時(shí)性，特意在FPGA內(nèi)部實(shí)現(xiàn)了一個(gè)64位時(shí)間計(jì)數(shù)器的計(jì)數(shù)值，此計(jì)數(shù)器的計(jì)數(shù)精度為20ns，足以滿足IEC61850-9-2數(shù)據(jù)包實(shí)時(shí)特性的需要。同時(shí)，為了做到節(jié)省CPU以太網(wǎng)接口帶寬并且有效的抵御異常情況下的網(wǎng)絡(luò)風(fēng)暴情況，MAC模塊還會判斷當(dāng)前接收的數(shù)據(jù)包是否是IEC61850-9-2數(shù)據(jù)包，如果不是則立即拋棄，硬件上杜絕了網(wǎng)絡(luò)風(fēng)暴對于系統(tǒng)`功能的影響。為了使每路IEC61850-9-2以太網(wǎng)接口的數(shù)據(jù)都能夠更加實(shí)時(shí)的送達(dá)CPU進(jìn)行處理，IEC61850-9-2數(shù)據(jù)包實(shí)時(shí)處理模塊按照順序輪詢每路以太網(wǎng)接收FIFO，這樣可以保證每路數(shù)據(jù)接口的數(shù)據(jù)包都能得到相對一致的接收延遲。同時(shí)由于硬件上對于每個(gè)數(shù)據(jù)包的接收時(shí)刻都做了打時(shí)標(biāo)的操作，那么CPU在接收到數(shù)據(jù)包的時(shí)候同時(shí)就可以獲得此數(shù)據(jù)包接收的絕對時(shí)刻，從而消除了多路數(shù)據(jù)共享網(wǎng)絡(luò)通道所帶來的延遲和抖動，提高了系統(tǒng)的精度特性。當(dāng)IEC61850-9-2數(shù)據(jù)包實(shí)時(shí)處理模塊得到了接收FIFO的一個(gè)數(shù)據(jù)包和時(shí)標(biāo)信息后，就將時(shí)標(biāo)信息續(xù)接到數(shù)據(jù)包的末尾，然后一同通過發(fā)送FIFO交給MAC控制器，由于對數(shù)據(jù)包增加了 64位的時(shí)標(biāo)信息而改變了數(shù)據(jù)包的CRC校驗(yàn)值，所以發(fā)送MAC控制器還要負(fù)責(zé)對于發(fā)送數(shù)據(jù)包重新進(jìn)行CRC校驗(yàn)計(jì)算并放入最終數(shù)據(jù)包的CRC校驗(yàn)數(shù)據(jù)位。計(jì)算CRC完成后，MAC控制器負(fù)責(zé)將最終數(shù)據(jù)包通過MII接口傳送給CPU的以太網(wǎng)接口。整個(gè)設(shè)計(jì)中的數(shù)據(jù)包接收FIFO和數(shù)據(jù)包發(fā)送FIFO都是為了解決前后兩個(gè)數(shù)據(jù)包長度不一致而帶來的同步問題。IEC61850-9-2數(shù)據(jù)包實(shí)時(shí)處理模塊也必須對所有接口接收數(shù)據(jù)速度的總帶寬進(jìn)行監(jiān)視，當(dāng)所有數(shù)據(jù)接口的數(shù)據(jù)速度相加大于CPU以太網(wǎng)接口數(shù)據(jù)速度的80% (也就是80Mbps)時(shí)，要通過狀態(tài)寄存器向CPU輸出告警信息，提醒CPU此刻網(wǎng)絡(luò)接收負(fù)載過重，有可能丟失數(shù)據(jù)包。為了得到數(shù)據(jù)包實(shí)際接收的絕對時(shí)間，還要為系統(tǒng)接入IRIG-B對時(shí)信號，此時(shí)間信號可以從GPS衛(wèi)星接收裝置通過IRIG-B接口得到。利用IRIG-B解碼模塊進(jìn)行解碼將得到的時(shí)間信息同步給64位時(shí)標(biāo)計(jì)數(shù)器，則可以將每個(gè)接收數(shù)據(jù)包打上接收到的絕對時(shí)間值。如果IRIG-B對時(shí)信號丟失或者沒有接入，則所有數(shù)據(jù)包的時(shí)標(biāo)信息只能反映接收的相對時(shí)刻而不具有絕對時(shí)間的信息。圖4是本發(fā)明實(shí)施的使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值數(shù)據(jù)的方案中，可編程邏輯器件內(nèi)部具體實(shí)現(xiàn)的功能模塊圖。雖然本發(fā)明已以較佳實(shí)施例公開如上，但它們并不是用來限定本發(fā)明，任何熟悉此技藝者，在不脫離本發(fā)明之精神和范圍內(nèi)，自當(dāng)可作各種變化或潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本申請的權(quán)利要求·保護(hù)范圍所界定的為準(zhǔn)。
權(quán)利要求1.一種使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值的裝置，其特征在于:它包括IOOM-FX光纖接收器、IOOM以太網(wǎng)PHY、可編程邏輯器件、MCU/DSP，所述100M-FX光纖接收器和100M以太網(wǎng)PHY為兩路以上，所述每路100M以太網(wǎng)PHY均通過單獨(dú)MII接口模塊連接至所述可編程邏輯器件，所述可編程邏輯器件通過MII接口模塊和并行總線接口模塊與所述MCU/DSP相連。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于:所述可編程邏輯器件內(nèi)部具有一個(gè)64位時(shí)標(biāo)計(jì)數(shù)器和多個(gè)MAC模塊，所述MAC模塊與MII接口模塊一一對應(yīng)。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于:它還包括IRIG-B碼光纖接收模塊，所述IRIG-B碼光纖接收模塊把B碼對時(shí)信號發(fā)送給所述可編碼邏輯器件，解碼后將時(shí)間信息同步給64位時(shí)標(biāo)計(jì)數(shù)器，用 于數(shù)據(jù)包打上接收到的絕對時(shí)間值。
專利摘要本實(shí)用新型公開了一種使用可編程邏輯器件實(shí)時(shí)接收多路IEC61850-9-2采樣值的裝置，它包括100M-FX光纖接收器、100M以太網(wǎng)PHY、可編程邏輯器件、MCU/DSP，所述100M-FX光纖接收器和100M以太網(wǎng)PHY為兩路以上，所述每路100M以太網(wǎng)PHY均通過單獨(dú)MII接口模塊連接至所述可編程邏輯器件，所述可編程邏輯器件通過MII接口模塊和并行總線接口模塊與所述MCU/DSP相連。每路MII接口模塊與MAC模塊對應(yīng)，MAC模塊還會判斷當(dāng)前接收的數(shù)據(jù)包是否是IEC61850-9-2數(shù)據(jù)包，如果不是則立即拋棄，硬件上杜絕了網(wǎng)絡(luò)風(fēng)暴對于系統(tǒng)功能的影響。
文檔編號H04L1/00GK203104477SQ201320106848
公開日2013年7月31日 申請日期2013年3月11日 優(yōu)先權(quán)日2013年3月11日
發(fā)明者張杭, 張偉, 孫進(jìn)偉, 王玉林 申請人:南京因泰萊電器股份有限公司