專利名稱：一種電力線載波發(fā)射機(jī)數(shù)字前端的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及包括支撐智能電網(wǎng)的電力線通信領(lǐng)域，具體涉及一種電力線載波發(fā)射機(jī)數(shù)字前端。
背景技術(shù)：
傳統(tǒng)的基于正交頻分復(fù)用(OFDM)的電力線通信系統(tǒng)發(fā)射機(jī)的數(shù)字前端不使用數(shù)字混頻器，而是直接在基帶對數(shù)字信號進(jìn)行調(diào)制和處理，增加了系統(tǒng)設(shè)計(jì)的復(fù)雜度。等效復(fù)數(shù)基帶形式的數(shù)字前端廣泛的用于無線通信領(lǐng)域，但目前還沒有被用于電力線載波通信領(lǐng)域。奈奎斯特窗函數(shù)的方法已被用于發(fā)射機(jī)處理，但在電力線載波通信系統(tǒng)中還沒有與等效復(fù)數(shù)基帶方法結(jié)合。

實(shí)用新型內(nèi)容針對現(xiàn)有技術(shù)的不足，本實(shí)用新型的目的是提供一種電力線載波發(fā)射機(jī)數(shù)字前端，本實(shí)用新型將等效復(fù)數(shù)基帶形式的數(shù)字前端與奈奎斯特窗的方法結(jié)合，通過現(xiàn)場可編程門陣列FPGA實(shí)現(xiàn)了一種具有支持頻帶選擇、支持帶寬配置、降低發(fā)射信號帶外能量的電力線載波發(fā)射機(jī)數(shù)字前端。本實(shí)用新型的目的是采用下述技術(shù)方案實(shí)現(xiàn)的:一種電力線載 波發(fā)射機(jī)數(shù)字前端，其改進(jìn)之處在于，所述發(fā)射機(jī)數(shù)字前端包括依次連接的數(shù)模轉(zhuǎn)換器和現(xiàn)場可編程門陣列FPGA，所述現(xiàn)場可編程門陣列FPGA包括依次連接的混頻器、濾波器、加窗器和逆傅立葉變換器，所述現(xiàn)場可編程門陣列FPGA的參數(shù)寄存器分別與混頻器和級聯(lián)濾波器連接。優(yōu)選的，所述混頻器為數(shù)字混頻器，包括依次進(jìn)行通信的頻率合成器和乘法器；所述頻率合成器為可配置頻點(diǎn)的直接數(shù)字頻率合成器。較優(yōu)選的,所述可配置頻點(diǎn)的范圍為O赫茲到25兆赫茲。優(yōu)選的，所述濾波器為級聯(lián)濾波器的插值濾波器，包括數(shù)據(jù)存儲器1、存儲控制器、乘法累加器和數(shù)據(jù)存儲器II;所述乘法累加器和存儲控制器分別與數(shù)據(jù)存儲器I連接；所述數(shù)據(jù)存儲器II與乘法累加器連接。較優(yōu)選的，所述數(shù)據(jù)存儲器I為多路數(shù)據(jù)存儲器，包括讀端口和寫端口 ；所述數(shù)據(jù)存儲器II為濾波器系數(shù)存儲器。優(yōu)選的，所述發(fā)射機(jī)數(shù)字前端的帶寬范圍為7.8千赫茲到10兆赫茲。優(yōu)選的，所述加窗器包括依次連接的窗函數(shù)系數(shù)存儲器和乘法器，數(shù)據(jù)從乘法器輸入，與窗函數(shù)系數(shù)相乘后從乘法器的輸出端口輸出。優(yōu)選的，所述逆傅立葉變換器包括輸入緩存器、蝶形運(yùn)算單元、輸出緩存器、地址控制器和旋轉(zhuǎn)因子存儲器；所述地址控制器分別與輸入緩存器、輸出緩存器、旋轉(zhuǎn)因子存儲器連接；所述旋轉(zhuǎn)因子存儲器與蝶形運(yùn)算單元連接；所述輸入緩存器與蝶形運(yùn)算單元連接；所述蝶形運(yùn)算單元與輸出緩存器連接。[0013]優(yōu)選的，所述參數(shù)存儲器包括三個(gè)用于存儲配置信息的寄存器(用于存儲混頻器的頻點(diǎn)配置與級聯(lián)濾波器的級數(shù)和插值率)。與現(xiàn)有技術(shù)比，本實(shí)用新型達(dá)到的有益效果是:I)本實(shí)用新型提出的發(fā)射機(jī)數(shù)字前端通過配置數(shù)字混頻器的頻率，可以實(shí)現(xiàn)對系統(tǒng)中心頻點(diǎn)的配置。2)本實(shí)用新型提出的發(fā)射機(jī)數(shù)字前端通過配置數(shù)字級聯(lián)濾波器的級聯(lián)級數(shù)或插值倍數(shù)，可以實(shí)現(xiàn)對系統(tǒng)帶寬的配置。3)本實(shí)用新型提出的發(fā)射機(jī)數(shù)字前端，通過加窗器降低發(fā)送信號及等效復(fù)數(shù)基帶正交頻分復(fù)用OFDM子載波的帶外能量，從而降低了對其他系統(tǒng)可能造成的干擾。4)本實(shí)用新型提出的發(fā)射機(jī)數(shù)字前端結(jié)構(gòu)，在使用陷波技術(shù)減少對無線電臺可能造成的干擾時(shí)，通過加窗器，可以使陷波的子載波數(shù)最小，從而提高頻譜利用率。5 )本實(shí)用新型提出的基于存儲器的級聯(lián)濾波器實(shí)現(xiàn)結(jié)構(gòu)，能夠通過一個(gè)雙端口存儲器和一個(gè)乘法累加器(由一個(gè)濾波器的若干乘累加模塊組成)完成多個(gè)級聯(lián)的插值濾波器的功能，大大的節(jié)省了 FPGA邏輯資源。6)本實(shí)用新型通過加窗器，可以降低發(fā)射信號及OFDM子載波的帶外能量，從而減少對其他電力線通信系統(tǒng)的干擾，另外，在使用陷波技術(shù)減少對無線電臺可能造成的干擾時(shí)，可以使陷波的子載波數(shù)最小，從而提高頻譜利用率。

圖1是本實(shí)用新型提供的發(fā)射機(jī)數(shù)字前端結(jié)構(gòu)圖；圖2是本實(shí)用新·型提供的數(shù)字混頻器結(jié)構(gòu)圖；圖3是本實(shí)用新型提供的基于存儲器的級聯(lián)濾波器結(jié)構(gòu)圖；圖4是本實(shí)用新型提供的加窗器結(jié)構(gòu)圖；圖5是本實(shí)用新型提供的逆傅立葉變換器結(jié)構(gòu)圖。
具體實(shí)施方式
以下結(jié)合附圖對本實(shí)用新型的具體實(shí)施方式
作進(jìn)一步的詳細(xì)說明。本實(shí)用新型提供的發(fā)射機(jī)數(shù)字前端結(jié)構(gòu)圖如圖1所示，包括依次連接的數(shù)模轉(zhuǎn)換器DAC和現(xiàn)場可編程門陣列FPGA，其中FPGA包括依次連接的混頻器、級聯(lián)的插值濾波器、力口窗器和逆傅立葉變換器，F(xiàn)PGA的參數(shù)寄存器分別與混頻器和級聯(lián)的插值濾波器連接。其中逆傅立葉變換器實(shí)現(xiàn)調(diào)制符號到時(shí)域的等效復(fù)數(shù)基帶信號的變換，加窗器用于降低等效復(fù)數(shù)基帶信號的帶外能量，級聯(lián)的插值濾波器分步提高等效復(fù)數(shù)基帶信號的采樣率，混頻器實(shí)現(xiàn)等效復(fù)數(shù)基帶信號到帶通信號的轉(zhuǎn)換，數(shù)模轉(zhuǎn)換器將帶通數(shù)字信號轉(zhuǎn)換為模擬信號。本實(shí)用新型提供的數(shù)字混頻器結(jié)構(gòu)圖如圖2所示，包括依次進(jìn)行通信的頻率合成器DDS和乘法器；所述頻率合成器為可配置頻點(diǎn)的直接數(shù)字頻率合成器。輸入混頻器的等效復(fù)數(shù)基帶信號與直接數(shù)字頻率合成器輸出的載頻信號相乘后得到帶通輸出信號。通過配置混頻器的頻率，可以實(shí)現(xiàn)對系統(tǒng)中心頻點(diǎn)的配置，中心頻點(diǎn)可調(diào)整范圍為O赫茲到25兆赫茲。本實(shí)用新型提供的基于存儲器的級聯(lián)濾波器結(jié)構(gòu)圖如圖3所示，包括數(shù)據(jù)存儲器1、存儲控制器、乘法累加器和數(shù)據(jù)存儲器II ;所述乘法累加器和存儲控制器分別與數(shù)據(jù)存儲器I連接；數(shù)據(jù)存儲器II與乘法累加器連接。述數(shù)據(jù)存儲器I為多路數(shù)據(jù)存儲器，所述數(shù)據(jù)存儲器II為濾波器系數(shù)存儲器。多路數(shù)據(jù)存儲器只有一個(gè)寫端口和一個(gè)讀端口，用于存儲級聯(lián)濾波器中多個(gè)濾波器的多個(gè)抽頭的采樣值。由于級聯(lián)的濾波器為插值濾波器，濾波器的采樣率(帶寬)越來越高，且多級濾波器的采樣率之和小于最后一級濾波器采樣率的兩倍，因此只要滿足FPGA的時(shí)鐘速率大于或等于最后一級濾波器的輸出采樣率的兩倍，就可以使用存儲控制器控制并復(fù)用多路存儲器的輸入與輸出端口，使得多路存儲器可以同時(shí)存儲多級濾波器的抽頭采樣值。同樣，乘法累加器工作在FPGA的時(shí)鐘下，可以通過分時(shí)復(fù)用對多級濾波器進(jìn)行處理。濾波器系數(shù)存儲器用于存儲多級濾波器的濾波器系數(shù)。本實(shí)用新型提出的發(fā)射機(jī)數(shù)字前端結(jié)構(gòu)中，通過改變級聯(lián)插值濾波器的級聯(lián)級數(shù)和插值倍數(shù)，可以實(shí)現(xiàn)對發(fā)射機(jī)數(shù)字前端帶寬的配置，發(fā)射機(jī)數(shù)字前端帶寬可調(diào)范圍為7.8千赫茲到10兆赫茲。插值倍數(shù)取值可取2、3或5。級聯(lián)濾波器即多個(gè)濾波器串聯(lián)起來，通過數(shù)據(jù)存儲器1、存儲控制器、乘法累加器和數(shù)據(jù)存儲器II的結(jié)構(gòu)實(shí)現(xiàn)了多個(gè)串聯(lián)濾波器的目的。加窗器包括依次連接的窗函數(shù)系數(shù)存儲器和乘法器，數(shù)據(jù)從乘法器輸入，與窗函數(shù)系數(shù)相乘后從乘法器的輸出端口輸出。本實(shí)用新型提供的加窗器結(jié)構(gòu)圖如圖4所示。逆傅立葉變換器包括輸入緩存器、蝶形運(yùn)算單元、輸出緩存器、地址控制器和旋轉(zhuǎn)因子存儲器；所述地址控制器分別與輸入緩存器、輸出緩存器、旋轉(zhuǎn)因子存儲器連接；所述旋轉(zhuǎn)因子存儲器與蝶形運(yùn)算單元連接；所述輸入緩存器與蝶形運(yùn)算單元連接；所述蝶形運(yùn)算單元與輸出緩存器連接。本實(shí)用新型提供的逆傅立葉變換器結(jié)構(gòu)圖如圖5所示。參數(shù)存儲器包括三個(gè)用于存儲配置信息的寄存器，用于存儲混頻器的頻點(diǎn)配置與級聯(lián)濾波器的級數(shù)和插值率。
本實(shí)用新型提出的發(fā)射機(jī)數(shù)字前端結(jié)構(gòu)中，通過加窗器降低發(fā)送信號及相鄰子載波的帶外能量。從而減少對其他電力線通信系統(tǒng)的干擾，另外，在使用陷波技術(shù)減少對無線電臺可能造成的干擾時(shí)，可以使陷波的子載波數(shù)最小，從而提高頻譜利用率。最后應(yīng)當(dāng)說明的是:以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案而非對其限制，盡管參照上述實(shí)施例對本實(shí)用新型進(jìn)行了詳細(xì)的說明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:依然可以對本實(shí)用新型的具體實(shí)施方式
進(jìn)行修改或者等同替換，而未脫離本實(shí)用新型精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本實(shí)用新型的權(quán)利要求范圍當(dāng)中。
權(quán)利要求1.一種電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述發(fā)射機(jī)數(shù)字前端包括依次連接的數(shù)模轉(zhuǎn)換器和現(xiàn)場可編程門陣列FPGA，所述現(xiàn)場可編程門陣列FPGA包括依次連接的混頻器、濾波器、加窗器和逆傅立葉變換器，所述現(xiàn)場可編程門陣列FPGA的參數(shù)寄存器分別與混頻器和級聯(lián)濾波器連接。
2.如權(quán)利要求1所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述混頻器為數(shù)字混頻器，包括依次進(jìn)行通信的頻率合成器和乘法器；所述頻率合成器為可配置頻點(diǎn)的直接數(shù)字頻率合成器。
3.如權(quán)利要求2所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述可配置頻點(diǎn)的范圍為O赫茲到25兆赫茲。
4.如權(quán)利要求1所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述濾波器為級聯(lián)濾波器的插值濾波器，包括數(shù)據(jù)存儲器1、存儲控制器、乘法累加器和數(shù)據(jù)存儲器II ;所述乘法累加器和存儲控制器分別與數(shù)據(jù)存儲器I連接；所述數(shù)據(jù)存儲器II與乘法累加器連接。
5.如權(quán)利要求4所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述數(shù)據(jù)存儲器I為多路數(shù)據(jù)存儲器，包括讀端口和寫端口 ；所述數(shù)據(jù)存儲器II為濾波器系數(shù)存儲器。
6.如權(quán)利要求1所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述發(fā)射機(jī)數(shù)字前端的帶寬范圍為7.8千赫茲到10兆赫茲。
7.如權(quán)利要求1所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述加窗器包括依次連接的窗函數(shù)系數(shù)存儲器和乘法器，數(shù)據(jù)從乘法器輸入，與窗函數(shù)系數(shù)相乘后從乘法器的輸出端口輸出。
8.如權(quán)利要求 1所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述逆傅立葉變換器包括輸入緩存器、蝶形運(yùn)算單元、輸出緩存器、地址控制器和旋轉(zhuǎn)因子存儲器；所述地址控制器分別與輸入緩存器、輸出緩存器、旋轉(zhuǎn)因子存儲器連接；所述旋轉(zhuǎn)因子存儲器與蝶形運(yùn)算單元連接；所述輸入緩存器與蝶形運(yùn)算單元連接；所述蝶形運(yùn)算單元與輸出緩存器連接。
9.如權(quán)利要求1所述的電力線載波發(fā)射機(jī)數(shù)字前端，其特征在于，所述參數(shù)存儲器包括三個(gè)用于存儲配置信息的寄存器。
專利摘要本實(shí)用新型涉及包括支撐智能電網(wǎng)的電力線通信領(lǐng)域，具體涉及一種電力線載波發(fā)射機(jī)數(shù)字前端，包括依次連接的數(shù)模轉(zhuǎn)換器和現(xiàn)場可編程門陣列FPGA，所述現(xiàn)場可編程門陣列FPGA包括依次連接的混頻器、濾波器、加窗器和逆傅立葉變換器，所述現(xiàn)場可編程門陣列FPGA的參數(shù)寄存器分別與混頻器和級聯(lián)濾波器連接。本實(shí)用新型將等效復(fù)數(shù)基帶形式的數(shù)字前端與奈奎斯特窗的方法結(jié)合，通過現(xiàn)場可編程門陣列FPGA實(shí)現(xiàn)了一種具有支持頻帶選擇、支持帶寬配置、降低發(fā)射信號帶外能量的電力線載波發(fā)射機(jī)數(shù)字前端。
文檔編號H04B3/56GK203166913SQ20132015429
公開日2013年8月28日 申請日期2013年3月29日 優(yōu)先權(quán)日2013年3月29日
發(fā)明者楊冰, 高鴻堅(jiān), 陶鋒, 劉偉麟, 李建岐, 陸陽, 趙濤, 褚廣斌 申請人:國家電網(wǎng)公司, 中國電力科學(xué)研究院