多通道adc同步采樣中頻接收的制造方法
【專利摘要】本實用新型公開了一種多通道ADC同步采樣中頻接收機，它包括多個FPGA芯片、多個DSP芯片以及第一多通道ADC模塊和第二多通道ADC模塊，第一多通道ADC模塊的信號輸出與第一FPGA芯片的信號輸入連接，第一FPGA芯片與第一DSP芯片連接，第二多通道ADC模塊的信號輸出與第二FPGA芯片的信號輸入連接，第二FPGA芯片與第二DSP芯片連接，第一多通道ADC模塊和第二多通道ADC模塊還與時鐘分配模塊連接。本實用新型具有多個AD通道，同時，能進行外時鐘和內(nèi)時鐘之間的任意切換，能實現(xiàn)同步采集，成本低，性價比高，能進行北斗和GPS衛(wèi)星定位，通道配置和組合方式應(yīng)用靈活。
【專利說明】多通道ADC同步采樣中頻接收機
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種無線中頻技術(shù)，特別是多通道ADC同步采樣中頻接收機。
【背景技術(shù)】
[0002]現(xiàn)有的中頻數(shù)字化接收機主要由單個的模數(shù)轉(zhuǎn)換器(ADC)和數(shù)字下變頻器組成，其中模數(shù)轉(zhuǎn)換模塊主要完成模擬中頻信號的采樣，并轉(zhuǎn)化得到數(shù)字化的中頻信號，數(shù)字下變頻器將感興趣的信號轉(zhuǎn)換至基帶，同時做抽樣率變換及濾波處理，得到正交的1、Q信號后送后續(xù)的數(shù)字信號處理器進行基帶信號處理，在整個中頻接收機里面數(shù)字下變頻器是整個中頻數(shù)字化接收機的核心，但通常情況下，現(xiàn)有的中頻數(shù)字化接收機僅能實現(xiàn)單通道的信號采樣，工作效率低，工作方式單一。同時在經(jīng)常移動車載設(shè)備上工作時，經(jīng)常因為不能衛(wèi)星定位而出現(xiàn)各種麻煩。
實用新型內(nèi)容
[0003]本實用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種具有多個AD通道，多通道ADC模塊的采樣時鐘相互獨立，能進行北斗和GPS衛(wèi)星定位，同時在共用外時鐘和內(nèi)時鐘時能進行同步采集，成本低，性價比高，通道配置和組合方式應(yīng)用靈活，智能化程度高的多通道ADC同步采樣中頻接收機。
[0004]本實用新型的目的是通過以下技術(shù)方案來實現(xiàn)的:多通道ADC同步采樣中頻接收機，它包括第一 FPGA芯片、第二 FPGA芯片、第三FPGA芯片、第一 DSP芯片、第二 DSP芯片、第一多通道ADC模塊、第二多通道ADC模塊和時鐘分配模塊，第一多通道ADC模塊的信號輸出與第一 FPGA芯片的信號輸入連接，第一 FPGA芯片與第一 DSP芯片之間通過雙向多通道數(shù)據(jù)傳輸線連接，第二多通道ADC模塊的信號輸出與第二 FPGA芯片的信號輸入連接，第
二FPGA芯片與第二 DSP芯片之間有雙向多通道數(shù)據(jù)連接，第一 FPGA芯片通過總線與第二FPGA芯片連接，第一 DSP芯片通過總線與第二 DSP芯片連接，第一 FPGA芯片和第二 FPGA芯片分別與北斗/GPS接口連接，第三FPGA芯片通過SPI總線與北斗/GPS接口連接，第一FPGA芯片通過總線與第三FPGA芯片連接，第一 DSP芯片通過總線分別與DDR2內(nèi)存和非易失閃存連接，第二 DSP芯片通過總線分別與DDR2內(nèi)存和非易失閃存連接，第一 FPGA芯片通過總線分別與非易失閃存和四通道數(shù)字下變頻器連接，第二 FPGA芯片通過總線分別與非易失閃存和四通道數(shù)字下變頻器連接。
[0005]具體的，它還包括有時鐘分配模塊，時鐘分配模塊的信號輸出端分別與第二多通道ADC模塊和第一多通道ADC模塊的信號輸入連接，時鐘分配模塊的信號輸入端分別與溫補晶振的信號輸出端和外時鐘的信號端連接。
[0006]具體的，它還包括有通道AD1、通道AD2、通道AD3、通道AD4、通道AD5和通道AD6，通道AD1、通道AD2、通道AD3與第二多通道ADC模塊連接，通道AD4、通道AD5、通道AD6與第一多通道ADC模塊連接，當?shù)谝欢嗤ǖ繟DC模塊和第二多模塊ADC模塊共用外時鐘或內(nèi)時鐘時，與6個AD通道連接的第一多通道ADC模塊和第二多通道ADC模塊將同步采集。[0007]具體的，所述的第三FPGA芯片還通過GPIO總線與CPCIe*4接口連接，CPCIe*4接口可實現(xiàn)中頻采集處理板同上位機的數(shù)據(jù)交互。
[0008]具體的，接收機內(nèi)部還設(shè)有獨立供電接口和電源管理模塊，以對各功能元件的正常使用供電。
[0009]本實用新型具有以下幾個優(yōu)點:
[0010]1、具有多個AD通道，多通道ADC模塊的采樣時鐘相互獨立，同時在共用外時鐘和內(nèi)時鐘時能進行同步采集；
[0011]2、設(shè)有內(nèi)時鐘和外時鐘，能進行內(nèi)時鐘和外時鐘之間的任意切換；
[0012]3、設(shè)有北斗/GPS接口，具有北斗和GPS雙導(dǎo)航的功能；
[0013]4、成本低，性價比高，通道配置和組合方式應(yīng)用靈活，智能化程度高，利于產(chǎn)業(yè)化生產(chǎn)和使用。
【專利附圖】

【附圖說明】
[0014]圖1為本實用新型的結(jié)構(gòu)示意圖。
【具體實施方式】
[0015]下面結(jié)合附圖進一步詳細描述本實用新型的技術(shù)方案，但本實用新型的保護范圍不局限于以下所述。
[0016]如圖1所示，多通道ADC同步采樣中頻接收機，它包括第一 FPGA芯片、第二 FPGA芯片、第三FPGA芯片、第一 DSP芯片、第二 DSP芯片、第一多通道ADC模塊、第二多通道ADC模塊和時鐘分配模塊，第一多通道ADC模塊的信號輸出與第一 FPGA芯片的信號輸入連接，第一 FPGA芯片與第一 DSP芯片之間通過雙向多通道數(shù)據(jù)傳輸線連接，第二多通道ADC模塊的信號輸出與第二 FPGA芯片的信號輸入連接，第二 FPGA芯片與第二 DSP芯片之間有雙向多通道數(shù)據(jù)連接，第一 FPGA芯片通過總線與第二 FPGA芯片連接，第一 DSP芯片通過總線與第二 DSP芯片連接，第一 FPGA芯片和第二 FPGA芯片分別與北斗/GPS接口連接，第三FPGA芯片通過SPI總線與北斗/GPS接口連接，第一 FPGA芯片通過總線與第三FPGA芯片連接，第一 DSP芯片通過總線分別與DDR2內(nèi)存和非易失閃存連接，第二 DSP芯片通過總線分別與DDR2內(nèi)存和非易失閃存連接，第一 FPGA芯片通過總線分別與非易失閃存和四通道數(shù)字下變頻器連接，第二 FPGA芯片通過總線分別與非易失閃存和四通道數(shù)字下變頻器連接。
[0017]具體的，它還包括有時鐘分配模塊，時鐘分配模塊的信號輸出端分別與第二多通道ADC模塊和第一多通道ADC模塊的信號輸入連接，時鐘分配模塊的信號輸入端分別與溫補晶振的信號輸出端和外時鐘的信號端連接。
[0018]具體的，它還包括有通道AD1、通道AD2、通道AD3、通道AD4、通道AD5和通道AD6，通道AD1、通道AD2、通道AD3與第二多通道ADC模塊連接，通道AD4、通道AD5、通道AD6與第一多通道ADC模塊連接，當?shù)谝欢嗤ǖ繟DC模塊和第二多模塊ADC模塊共用外時鐘或內(nèi)時鐘時，與6個AD通道連接的第一多通道ADC模塊和第二多通道ADC模塊將同步采集。
[0019]所述的PCIe橋接芯片為LX50T，連接于CPCIe*4接口，實現(xiàn)中頻采集處理板同上位機的數(shù)據(jù)交互。LX50T芯片有15根GPIO經(jīng)驅(qū)動后連到CPCIe接插件Xj4上，用于FPGA向外部設(shè)備發(fā)送命令，驅(qū)動后的信號電平達+5V或+12V。[0020] 所述的DSP芯片為1GHz主頻的DSP :TMS320C6455，所述的DSP芯片0和DSP芯片 1 之間連接 Rapid 10*4(1. 25Gbps)接口和一路 McBSP 接口。
【權(quán)利要求】
1.多通道ADC同步采樣中頻接收機，其特征在于:它包括第一FPGA芯片、第二 FPGA芯片、第三FPGA芯片、第一 DSP芯片、第二 DSP芯片、第一多通道ADC模塊、第二多通道ADC模塊和時鐘分配模塊，第一多通道ADC模塊的信號輸出與第一 FPGA芯片的信號輸入連接，第一FPGA芯片與第一 DSP芯片之間通過雙向多通道數(shù)據(jù)傳輸線連接，第二多通道ADC模塊的信號輸出與第二 FPGA芯片的信號輸入連接，第二 FPGA芯片與第二 DSP芯片之間有雙向多通道數(shù)據(jù)連接，第一 FPGA芯片通過總線與第二 FPGA芯片連接，第一 DSP芯片通過總線與第二 DSP芯片連接，第一 FPGA芯片和第二 FPGA芯片分別與北斗/GPS接口連接，第三FPGA芯片通過SPI總線與北斗/GPS接口連接，第一 FPGA芯片通過總線與第三FPGA芯片連接，第一 DSP芯片通過總線分別與DDR2內(nèi)存和非易失閃存連接，第二 DSP芯片通過總線分別與DDR2內(nèi)存和非易失閃存連接，第一 FPGA芯片通過總線分別與非易失閃存和四通道數(shù)字下變頻器連接，第二 FPGA芯片通過總線分別與非易失閃存和四通道數(shù)字下變頻器連接。
2.根據(jù)權(quán)利要求1所述的多通道ADC同步采樣中頻接收機，其特征在于:它還包括有時鐘分配模塊，時鐘分配模塊的信號輸出端分別與第二多通道ADC模塊和第一多通道ADC模塊的信號輸入連接，時鐘分配模塊的信號輸入端分別與溫補晶振的信號輸出端和外時鐘的信號端連接。
3.根據(jù)權(quán)利要求1所述的多通道ADC同步采樣中頻接收機，其特征在于:它還包括有通道AD1、通道AD2、通道AD3、通道AD4、通道AD5和通道AD6，通道AD1、通道AD2、通道AD3與第二多通道ADC模塊連接，通道AD4、通道AD5、通道AD6與第一多通道ADC模塊連接，當?shù)谝欢嗤ǖ繟DC模塊和第二多模塊ADC模塊共用外時鐘或內(nèi)時鐘時，與6個AD通道連接的第一多通道ADC模塊和第二多通道ADC模塊將同步采集。
4.根據(jù)權(quán)利要求1所述的多通道ADC同步采樣中頻接收機，其特征在于:所述的第三FPGA芯片還通過GPIO總線與CPCIe*4接口連接。
【文檔編號】H04B1/40GK203722622SQ201320744280
【公開日】2014年7月16日 申請日期:2013年11月25日 優(yōu)先權(quán)日:2013年11月25日
【發(fā)明者】寧濤, 吳偉冬, 歐陽晨曦, 黎飛宏, 寧昕 申請人:成都九華圓通科技發(fā)展有限公司