接收電路、通信系統(tǒng)、電子設(shè)備以及接收電路的控制方法
【專利摘要】提供一種無需設(shè)置PLL電路等并考慮安裝要因而能夠?qū)崿F(xiàn)高速的信號的接收的接收電路等。在基于獲取時鐘信號而決定的多個獲取定時獲取輸入信號的第一接收電路(2301)具有：使變化為H電平或者L電平的輸入信號延遲設(shè)定的延遲時間而輸出的延遲電路(2341)、在各獲取定時獲取經(jīng)延遲電路(2341)延遲后的輸入信號的數(shù)據(jù)鎖存電路(2361)、對被獲取至數(shù)據(jù)鎖存電路(2361)中的鎖存信號進(jìn)行檢定的數(shù)據(jù)檢定電路(2461)、設(shè)定有與數(shù)據(jù)檢定電路(2461)的檢定結(jié)果對應(yīng)的檢定結(jié)果值的數(shù)據(jù)檢定結(jié)果寄存器(2481)。數(shù)據(jù)檢定電路(2461)輸出在各獲取定時被獲取至所述鎖存電路中的鎖存信號與期待值的比較結(jié)果。
【專利說明】接收電路、通信系統(tǒng)、電子設(shè)備以及接收電路的控制方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及接收電路、包含該接收電路而構(gòu)成的通信系統(tǒng)、電子設(shè)備以及接收電 路的控制方法等。

【背景技術(shù)】
[0002] 以往，集成電路裝置通過僅保證其輸入輸出特性，便能夠在與其他集成電路裝置 連接作為以一方為傳送側(cè)、另一方為接收側(cè)的通信系統(tǒng)而分別動作時，毫無問題地進(jìn)行動 作。然而，當(dāng)集成電路裝置間的接口信號的頻率達(dá)到超過200MHz?400MHz的區(qū)域時，不同 的信號間的定時的差將成為問題。特別是，時鐘信號和與之同步傳送的數(shù)據(jù)信號的定時的 差、數(shù)據(jù)信號彼此的定時的差會導(dǎo)致無法準(zhǔn)確地獲取信號的情況。
[0003] 因此，例如在SerDes(SERializer/DESerializer)等中，有時會采用將時鐘信號 以及數(shù)據(jù)信號基于某種算法而重疊于一個信號線路來進(jìn)行發(fā)送、接收的方法。
[0004] 另外，例如在專利文獻(xiàn)1中公開有盡可能減少數(shù)據(jù)信號彼此的時滯的數(shù)據(jù)傳送電 路。具體地說，在該數(shù)據(jù)傳送電路中，變更傳送側(cè)的驅(qū)動能力，以使在第一傳送路以及第二 傳送路分別傳送預(yù)先設(shè)定的信號時的接收定時與預(yù)先設(shè)定的目標(biāo)定時的時間差為零或者 最小。
[0005] 在線技術(shù)文獻(xiàn)
[0006] 專利文獻(xiàn)1 :日本特開2010-74615號公報


【發(fā)明內(nèi)容】

[0007] 發(fā)明所要解決的課題
[0008] 然而，在采用SerDes等的情況下或在專利文獻(xiàn)1所公開的技術(shù)中，在接收側(cè)需要 PLL(Phase-Locked Loop)電路，從而存在接收側(cè)的電路規(guī)模變大的問題。另外，在專利文 獻(xiàn)1所公開的技術(shù)中，由于布線布局、布線長的差異等致使寄生電阻或寄生電容等針對每 條傳送路徑而有所不同。因此，針對每條傳送路徑對時滯進(jìn)行調(diào)整程度各異，由此存在無法 高精度地調(diào)整時滯的問題。
[0009] 另外，集成電路裝置的特性需要考慮取決于制造工藝的工藝偏差、溫度特性、測定 偏差、測定裝置的機(jī)差偏差、測定用的探針板的容量所產(chǎn)生的延遲、測定分辨率等。
[0010] 圖16中圖示了對集成電路裝置的特性造成影響的偏差要因與實測值的一個示 例。
[0011] 圖17(A)、圖17(B)中圖示了圖16的偏差要因?qū)呻娐费b置的特性造成的影響 的說明圖。圖17(A)表示圖16的偏差要因?qū)魉蛡?cè)的集成電路裝置的特性造成的影響的 說明圖。圖17(B)表示圖16的偏差要因?qū)邮諅?cè)的集成電路裝置的特性造成的影響的說 明圖。
[0012] 例如，關(guān)于上述的偏差要因，例如設(shè)定為按照0. 18 μ m的制造工藝進(jìn)行制造，并且 作為實測值而給出圖16所示的值。在這種情況下，集成電路裝置的建立時間以及保持時間 分別需要考慮將所有要因的偏差要因的值相加得出的0. 68ns。
[0013] 在此，使用上述的制造工藝，作為進(jìn)行例如200MHz?400MHz的信號的發(fā)送、接收 的集成電路裝置的特性，設(shè)定為建立時間以及保持時間為〇. 8ns。
[0014] 在傳送側(cè)，如圖17(A)所示，1/2周期的定時允許值由保持時間（=0.8ns)、 偏差誤差（B1 = 0.68ns)、建立時間（=0.8ns)規(guī)定。因此、1/2周期的定時允許值為 2. 28ns ( N 219MHz)，無法保證400MHz的信號的發(fā)送。
[0015] 另一方面，在接收側(cè)，如圖17(B)所示，由于上述的偏差誤差成為來自傳送側(cè)的信 號的偏差要因，因此未包含于建立時間以及保持時間各時間中。因此，在接收側(cè)，建立時間 以及保持時間分別為〇. 12ns (B2 = 0. 8ns-Bl)，能夠保證接收200MHz?400MHz的信號的集 成電路裝置的特性。
[0016] 而且，除了上述的傳送側(cè)的定時的允許值、接收側(cè)的定時的允許值之外，還需要考 慮PCB(Printed Circuit Board)、C0F(Chip On Film)、TCP(Tape Career Package)等中的 集成電路裝置的安裝要因。在C0F、TCP中，在向設(shè)備安裝時以彎曲的狀態(tài)被安裝。因此，即 使想要考慮安裝于COF、TCP上的情況，也會由于因彎曲而導(dǎo)致的電感的變動、各自的彎曲 程度的差異等，而存在無法正確地估算偏差的問題。
[0017] 本發(fā)明是為了解決上述的課題的至少一部分而形成的，能夠作為以下的方式或形 式來實現(xiàn)。
[0018] 用于解決課題的方法
[0019] (1)本發(fā)明的第一方式中，在基于獲取時鐘信號而決定的多個獲取定時獲取輸入 信號的接收電路具有：延遲電路，其使變化為第一狀態(tài)或者第二狀態(tài)的所述輸入信號延遲 被設(shè)定的延遲時間而輸出；鎖存電路，其在各獲取定時獲取經(jīng)所述延遲電路延遲后的所述 輸入信號；數(shù)據(jù)檢定電路，其對被獲取至所述鎖存電路中的鎖存信號進(jìn)行檢定；數(shù)據(jù)檢定 結(jié)果寄存器，其中設(shè)定有與所述數(shù)據(jù)檢定電路的檢定結(jié)果對應(yīng)的檢定結(jié)果值，所述數(shù)據(jù)檢 定電路對在各獲取定時被獲取至所述鎖存電路中的所述鎖存信號與期待值進(jìn)行比較，并輸 出比較結(jié)果。
[0020] 根據(jù)本方式，通過一邊變更延遲電路的延遲時間，一邊獲取預(yù)定的輸入信號，從而 能夠決定最佳的延遲時間。因此，通過在預(yù)定的獲取定時獲取以所決定的最佳的延遲時間 被延遲的輸入信號，從而即便是高速的信號也能夠進(jìn)行高精度的數(shù)據(jù)接收。由此，無需設(shè)置 PLL電路，通過簡單的結(jié)構(gòu)便能夠?qū)崿F(xiàn)高精度的高速信號的接收。另外，能夠考慮傳送電路 以及接收電路的定時的允許值、C0F等中的安裝要因、C0F等的彎曲所引起的電感的變動、 各自的彎曲程度的差異等，來調(diào)整輸入信號的延遲時間。而且，由于能夠針對每個輸入信號 實現(xiàn)單獨的與偏差要因相對應(yīng)的延遲時間的調(diào)整，因此能夠在不受余裕少的其他數(shù)據(jù)信號 的偏差要因影響的條件下，決定并調(diào)整最適于該數(shù)據(jù)信號的延遲時間。
[0021] (2)本發(fā)明的第二方式所涉及的接收電路中，在第一方式中，包括延遲值調(diào)整部， 所述延遲值調(diào)整部基于所述檢定結(jié)果值來調(diào)整所述延遲電路的延遲時間，使得與針對每個 在所述延遲電路中被設(shè)定的不同的延遲時間而在各獲取定時被獲取的鎖存信號對應(yīng)的鎖 存數(shù)據(jù)與給定的第一圖案一致。
[0022] 根據(jù)本方式，只需變更延遲電路的延遲時間，便能夠自主地決定延遲電路的最佳 的延遲時間，并將延遲電路設(shè)定為該最佳的延遲時間。因此，除了上述的效果外，還能夠大 幅地簡化從外部對接收電路的控制。
[0023] (3)本發(fā)明的第三方式所涉及的接收電路中，在第一方式中，包括延遲值調(diào)整部， 所述延遲值調(diào)整部基于所述檢定結(jié)果值來調(diào)整所述延遲電路的延遲時間，使得各獲取定時 成為所述第一狀態(tài)或者所述第二狀態(tài)連續(xù)的期間的中央。
[0024] 根據(jù)本方式，能夠提供可自主地調(diào)整延遲電路的延遲時間并可靠地獲取輸入信號 的接收電路。
[0025] (4)在本發(fā)明的第四方式所涉及的接收電路中，在第一方式至第三方式的任一方 式中，所述延遲電路對構(gòu)成所述延遲電路的延遲元件的電流驅(qū)動能力及所述延遲電路的輸 出信號的信號路徑上的延遲元件數(shù)量中的至少一方進(jìn)行變更。
[0026] 根據(jù)本方式，為了決定上述的最佳的延遲時間，能夠?qū)⒀舆t電路的延遲時間以微 少的單位進(jìn)行變更，從而能夠更高精度地決定最佳的延遲時間。
[0027] (5)本發(fā)明的第五方式所涉及的接收電路中，在第一方式至第四方式的任一方式 中，在所述接收電路的動作起動后、使用所述輸入信號的顯示開始前以及使用所述輸入信 號的顯示的回掃期間中的至少一個定時，所述數(shù)據(jù)檢定電路進(jìn)行對所述鎖存信號的檢定。
[0028] 根據(jù)本方式，能夠提供不會對顯示造成影響、無需設(shè)置PLL電路等、考慮安裝要因 而能夠接收高速的信號的接收電路。
[0029] (6)本發(fā)明的第六方式所涉及的接收電路中，在第一方式至第五方式的任一方式 中，包括第一交點檢測部，在基于所述檢定結(jié)果值而判斷為所述第一狀態(tài)或者所述第二狀 態(tài)連續(xù)的期間比所述獲取定時的周期長時，所述第一交點檢測部對作為差動信號而被輸入 的所述輸入信號的交點的偏差進(jìn)行檢測。
[0030] 根據(jù)本方式，能夠調(diào)整數(shù)據(jù)信號的交點，因此除了上述的效果外，還能夠更準(zhǔn)確地 獲取高速信號。
[0031] (7)本發(fā)明的第七方式所涉及的接收電路中，在第一方式至第六方式的任一方式 中，包括第二交點檢測部，在基于所述檢定結(jié)果值而判斷為按照所述獲取時鐘信號的下降 沿、上升沿以及下降沿的順序進(jìn)行獲取時所述第一狀態(tài)或者所述第二狀態(tài)連續(xù)的期間，與 按照所述獲取時鐘信號的上升沿、下降沿以及上升沿的順序進(jìn)行獲取時所述第一狀態(tài)或者 所述第二狀態(tài)連續(xù)的期間不同時，所述第二交點檢測部對作為差動信號而被輸入的所述獲 取時鐘信號的交點的偏差進(jìn)行檢測。
[0032] 根據(jù)本方式，能夠調(diào)整時鐘信號的交點，因此除了上述的效果外，還能夠更準(zhǔn)確地 獲取高速信號。
[0033] (8)本發(fā)明的第八方式所涉及的接收電路中，在第七方式中，包括交點調(diào)整部，所 述交點調(diào)整部在由所述第二交點檢測部檢測到所述獲取時鐘信號的交點的偏差時，調(diào)整所 述獲取時鐘信號的交點。
[0034] 根據(jù)本方式，無需對傳送電路進(jìn)行控制，便能夠在接收電路內(nèi)調(diào)整交點，因此能夠 以簡單的結(jié)構(gòu)更準(zhǔn)確地獲取高速信號。
[0035] (9)本發(fā)明的第九方式的通信系統(tǒng)具有第一方式至第八方式中任一方式所述的接 收電路、將所述輸入信號向所述接收電路發(fā)送的傳送電路。
[0036] 根據(jù)本方式，能夠提供無需在接收電路側(cè)設(shè)置PLL電路等，并考慮安裝要因而能 夠?qū)崿F(xiàn)高速的信號的接收的通信系統(tǒng)。
[0037] (10)本發(fā)明的第十方式的通信系統(tǒng)包括第六方式記載的接收電路、向所述接收電 路發(fā)送所述輸入信號的傳送電路，所述傳送電路在由所述第一交點檢測部檢測到所述輸入 信號的交點的偏差時，調(diào)整所述輸入信號的交點。
[0038] 根據(jù)本方式，能夠提供無需在接收電路側(cè)設(shè)置PLL電路等，并考慮安裝要因而能 夠?qū)崿F(xiàn)更高精度的高速的信號的接收的通信系統(tǒng)。
[0039] (11)本發(fā)明的第十一方式的通信系統(tǒng)具有第七方式記載的接收電路、向所述接收 電路發(fā)送所述輸入信號的傳送電路，所述傳送電路在由所述第二交點檢測部檢測到所述獲 取時鐘信號的交點的偏差時，調(diào)整所述獲取時鐘信號的交點。
[0040] 根據(jù)本方式，能夠提供無需在接收電路側(cè)設(shè)置PLL電路等，并考慮安裝要因而能 夠?qū)崿F(xiàn)更高精度的高速的信號接收的通信系統(tǒng)。
[0041] (12)本發(fā)明的第十二方式的電子設(shè)備具有第九方式至第十一方式中任一方式所 述的通信系統(tǒng)。
[0042] 根據(jù)本方式，能夠提供低成本，并且通過高速信號的準(zhǔn)確的接收而能夠?qū)崿F(xiàn)大容 量并且高速的處理的電子設(shè)備。
[0043] (13)本發(fā)明的第十三方式為在基于獲取時鐘信號而被決定的多個獲取定時獲取 輸入信號的接收電路的控制方法，并包括：延遲控制步驟，使變化為第一狀態(tài)或者第二狀態(tài) 的所述輸入信號延遲被設(shè)定的延遲時間而輸出；鎖存步驟，在各獲取定時獲取在所述延遲 控制步驟中被延遲的所述輸入信號；數(shù)據(jù)檢定步驟，對在所述鎖存步驟中所獲取的鎖存信 號進(jìn)行檢定；延遲值調(diào)整步驟，基于所述數(shù)據(jù)檢定步驟的檢定結(jié)果來調(diào)整所述延遲時間，在 所述數(shù)據(jù)檢定步驟中，對在各獲取定時被獲取的所述鎖存信號與期待值進(jìn)行比較。
[0044] 根據(jù)本方式，通過一邊變更延遲電路的延遲時間，一遍獲取預(yù)定的輸入信號，從而 能夠決定最佳的延遲時間。因此，通過在預(yù)定的獲取定時獲取以決定的最佳的延遲時間被 延遲的輸入信號，從而即便是高速的信號也能夠進(jìn)行高精度的數(shù)據(jù)接收。由此，無需設(shè)置 PLL電路，通過簡單的結(jié)構(gòu)便能夠?qū)崿F(xiàn)高精度的高速信號的接收。另外，能夠考慮傳送電路 以及接收電路的定時的允許值、C0F等中的安裝要因、C0F等的彎曲所引起的電感的變動、 各自的彎曲程度的差異等，來調(diào)整輸入信號的延遲時間。而且，由于能夠針對每個輸入信號 實現(xiàn)單獨的與各信號間的偏差要因相對應(yīng)的延遲的調(diào)整，因此能夠在不受余裕較少的其他 數(shù)據(jù)信號的偏差要因影響的條件下，決定并調(diào)整最適于該數(shù)據(jù)信號的延遲時間。

【專利附圖】

【附圖說明】
[0045] 圖1為表示安裝有第一實施方式的通信系統(tǒng)的顯示模塊的結(jié)構(gòu)例的圖。
[0046] 圖2為示意性表示圖1的傳送器與接收器的結(jié)構(gòu)例的圖。
[0047] 圖3為第一接收電路的詳細(xì)的結(jié)構(gòu)例的框圖。
[0048] 圖4為表示圖3的延遲電路的結(jié)構(gòu)例的圖。
[0049] 圖5為第一實施方式的第一接收電路的控制例的流程圖。
[0050] 圖6為第一實施方式的第一接收電路的控制例的流程圖。
[0051] 圖7(A)?圖7(E)為第一接收電路的動作說明圖。
[0052] 圖8為表示在圖7(A)?圖7(E)中被獲取至數(shù)據(jù)鎖存電路中的鎖存信號的圖。
[0053] 圖9為表示在數(shù)據(jù)信號的Η電平的期間比獲取時鐘的1/2周期短的情況下，被獲 取至數(shù)據(jù)鎖存電路中的鎖存信號的一個示例的圖。
[0054] 圖10為第二實施方式的第一接收電路的結(jié)構(gòu)例的框圖。
[0055] 圖11為表示圖10的第一接收電路的詳細(xì)結(jié)構(gòu)例的圖。
[0056] 圖12為圖11的延遲值調(diào)整部的結(jié)構(gòu)例的框圖。
[0057] 圖13為第三實施方式的第一接收電路的結(jié)構(gòu)例的框圖。
[0058] 圖14為第四實施方式的第一接收電路的結(jié)構(gòu)例的框圖。
[0059] 圖15(A)為便攜式的個人計算機(jī)的結(jié)構(gòu)的立體圖，圖15(B)為移動電話機(jī)的結(jié)構(gòu) 的立體圖。
[0060] 圖16為表示對集成電路裝置的特性造成影響的偏差要因與實測值的一個示例的 圖。
[0061] 圖17(A)為圖16的偏差要因?qū)魉蛡?cè)的集成電路裝置的特性造成的影響的說明 圖，圖17⑶為圖16的偏差要因?qū)邮諅?cè)的集成電路裝置的特性造成的影響的說明圖。

【具體實施方式】
[0062] 以下，使用附圖對本發(fā)明的實施方式進(jìn)行詳細(xì)說明。此外，以下進(jìn)行說明的實施方 式并不對權(quán)利要求書中所記載的本發(fā)明的內(nèi)容進(jìn)行不當(dāng)限定。而且，以下說明的所有結(jié)構(gòu) 并非全部是用于解決本發(fā)明的課題所必要的技術(shù)特征。
[0063]〔第一實施方式〕
[0064] 圖1中圖示了安裝有本發(fā)明的第一實施方式的通信系統(tǒng)的顯示模塊的結(jié)構(gòu)例。
[0065] 顯示模塊10具有PCB20、面板基板30、C0F40。在PCB20上安裝有具有傳送器100 的顯示控制器22、連接器24,并且形成有對顯示控制器22所具有的連接部與連接器24所 具有的連接部之間進(jìn)行連接的布線26。在面板基板30上設(shè)置有形成排列為矩陣狀的多個 像素的像素區(qū)域32,并形成有用于向各像素供給驅(qū)動信號、電源電壓的布線。C0F40安裝有 連接于PCB20的連接器24的連接器42、具有接收器200的顯示驅(qū)動器44,并形成有對連接 器42所具有的連接部與顯示驅(qū)動器44所具有的連接部之間進(jìn)行連接的布線。另外，顯示 驅(qū)動器44的輸出端子與被形成在面板基板30上的布線連接。
[0066] 此外，在PCB20上，除了顯示控制器22之外，還可以安裝負(fù)責(zé)顯示模塊10的控制 的CPU(Central Processing Unit)、存儲器、其他的專用芯片。通過顯示控制器22的傳送 器100、顯示驅(qū)動器44的接收器200而構(gòu)成了通信系統(tǒng)。
[0067] 顯示控制器22對從未圖示的圖像供給裝置供給的顯示數(shù)據(jù)進(jìn)行給定的圖像處 理，并將與圖像處理后的顯示數(shù)據(jù)對應(yīng)的數(shù)據(jù)信號、顯示定時信號向顯示驅(qū)動器44供給。 顯示驅(qū)動器44與顯示定時信號同步，基于與數(shù)據(jù)信號對應(yīng)的顯示數(shù)據(jù)，而經(jīng)由被形成在面 板基板30上的布線對形成于像素區(qū)域32內(nèi)的像素進(jìn)行驅(qū)動。
[0068] 與圖像處理后的顯示數(shù)據(jù)對應(yīng)的數(shù)據(jù)信號通過顯示控制器22的傳送器100被發(fā) 送，經(jīng)由布線26、連接器24、42以及C0F40的布線而由顯示驅(qū)動器44的接收器200接收。 傳送器100將顯示數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后轉(zhuǎn)換為作為差動信號的數(shù)據(jù)信號，向接收器200 發(fā)送，并且將時鐘信號轉(zhuǎn)換為差動信號向接收器200發(fā)送。另外，傳送器100對于顯示定時 信號也能夠以同樣的方式向接收器200發(fā)送。
[0069] 接收器200針對每條信號線都具有延遲電路，通過一邊變更該延遲電路的延遲時 間，一邊獲取由傳送器100發(fā)送的特定的信號，從而能夠決定最佳的延遲時間。因此，通過 在預(yù)定的獲取定時獲取以所決定的最佳的延遲時間被延遲的從傳送器100發(fā)送的數(shù)據(jù)信 號，從而即便是高速信號也能夠進(jìn)行高精度的數(shù)據(jù)接收。即，接收器200相對于預(yù)定的獲取 定時始終能夠獲取以最佳的延遲時間被延遲的數(shù)據(jù)信號，因此無需設(shè)置PLL電路，通過簡 單的結(jié)構(gòu)便能夠?qū)崿F(xiàn)高精度的高速信號的接收。
[0070] 圖2中示意性地圖示了圖1的傳送器100與接收器200的結(jié)構(gòu)例。圖2中為了方 便說明，從傳送器100經(jīng)由數(shù)據(jù)以及顯示定時信號用的八對差動信號線與時鐘用的一對差 動信號線而向接收器200發(fā)送數(shù)據(jù)信號以及時鐘信號。
[0071] 傳送器100具有PLL電路110、時鐘用傳送電路120、第一傳送電路13(^?第八傳 送電路130 8。時鐘用傳送電路120為時鐘信號的發(fā)送用的傳送電路。第一傳送電路13〇i? 第八傳送電路1308為數(shù)據(jù)以及顯示定時信號的發(fā)送用的傳送電路。
[0072] PLL電路110基于未圖示的基準(zhǔn)時鐘而生成發(fā)送時鐘信號，并將該發(fā)送時鐘信號 向時鐘用傳送電路120、第一傳送電路13〇i?第八傳送電路130 8供給。
[0073] 時鐘用傳送電路120具有串并行（Parallel Serial :以下記做P/S)轉(zhuǎn)換部122、 差動傳送器124。P/S轉(zhuǎn)換部122與發(fā)送時鐘信號同步，向在預(yù)定的圖案數(shù)據(jù)中設(shè)置了發(fā)送 時鐘信號的串行數(shù)據(jù)進(jìn)行轉(zhuǎn)換。差動傳送器124生成與來自P/S轉(zhuǎn)換部122的串行數(shù)據(jù)對 應(yīng)的一對差動信號，并經(jīng)由差動信號線CLKP、CLKN向接收器200輸出。
[0074] 時鐘用傳送電路120以及第一傳送電路13〇i?第八傳送電路1308分別具有相同 的結(jié)構(gòu)，以此盡可能縮小發(fā)送定時的時滯。因此，在傳送器100中，將由顯示數(shù)據(jù)、顯示定時 信號等構(gòu)成的發(fā)送數(shù)據(jù)分為8組。第一傳送電路13〇i?第八傳送電路130 8分別將各組的 發(fā)送數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并經(jīng)由一對差動信號線向接收器200發(fā)送數(shù)據(jù)信號。
[0075] 第一傳送電路（廣義為傳送電路）13〇i具有P/S轉(zhuǎn)換部132i、差動傳送器134lt) P/ S轉(zhuǎn)換部132i與發(fā)送時鐘信號同步，將發(fā)送數(shù)據(jù)SD1轉(zhuǎn)換為串行數(shù)據(jù)。差動傳送器131生 成與來自P/S轉(zhuǎn)換部132i的串行數(shù)據(jù)對應(yīng)的一對差動信號，并經(jīng)由差動信號線SDP1、SDN1 向接收器200輸出。第二傳送電路1302?第八傳送電路1308對于發(fā)送數(shù)據(jù)SD2?SD8同樣 經(jīng)由差動信號線SDP2、SDN2、…、SDP8、SDN8向接收器200發(fā)送。例如，第八傳送電路130 8 具有P/S轉(zhuǎn)換部1328、差動傳送器1348。P/S轉(zhuǎn)換部1328與發(fā)送時鐘信號同步，將發(fā)送數(shù)據(jù) SD8轉(zhuǎn)換為串行數(shù)據(jù)。差動傳送器1348生成與來自P/S轉(zhuǎn)換部1328的串行數(shù)據(jù)對應(yīng)的一 對差動信號，并經(jīng)由差動信號線SDP8、SDN8向接收器200輸出。
[0076] 此外，在調(diào)整由差動傳送器輸出的一對差動信號的交點的情況下，各傳送電路可 以具有與差動傳送器對應(yīng)的交點調(diào)整部。即，時鐘用傳送電路120可以具有交點調(diào)整部 126。第一傳送電路13(^可以具有與差動傳送器13七對應(yīng)的交點調(diào)整部Uei。同樣，第二 傳送電路130 2?第八傳送電路1308可以具有與差動傳送器131?1348對應(yīng)的交點調(diào)整部 Uei?1368。各交點調(diào)整部通過來自安裝于PCB20的未圖示的CPU的控制而對對應(yīng)的差動 傳送器的驅(qū)動部進(jìn)行控制，以變更對一對差動信號的至少一方的信號進(jìn)行驅(qū)動的電流驅(qū)動 能力。由此，能夠調(diào)整一對差動信號的交點。
[0077] 接收器200具有時鐘接收器210、多相時鐘生成電路220、第一接收電路23〇i?第 八接收電路2308。
[0078] 時鐘接收器210接收通過時鐘用傳送電路120的差動傳送器124經(jīng)由差動信號線 CLKP、CLKN發(fā)送的差動信號。多相時鐘生成電路220從由時鐘接收器210接收的接收信號 中提取時鐘信號，并生成多相時鐘信號。由多相時鐘生成電路220生成的各相的時鐘信號 作為第一接收電路23〇i?第八接收電路230 8各自的數(shù)據(jù)鎖存電路的獲取時鐘信號而被供 給。
[0079] 第一接收電路（廣義為接收電路）23〇i具有差動接收器232i、延遲電路231、數(shù)據(jù) 鎖存電路（廣義為鎖存電路）236i。差動接收器232 1接收通過第一傳送電路13(^的差動傳 送器131經(jīng)由差動信號線SDP1、SDN1發(fā)送的差動信號。延遲電路231構(gòu)成為能夠調(diào)整延 遲時間，當(dāng)作為輸入信號而輸入來自差動接收器232i的數(shù)據(jù)信號時，在該時間點延遲所設(shè) 定的延遲時間，向數(shù)據(jù)鎖存電路236i輸出。數(shù)據(jù)鎖存電路236i在基于由多相時鐘生成電路 220生成的多相時鐘信號中的一個時鐘信號所決定的多個獲取定時獲取延遲電路231的輸 出信號。獲取定時例如為時鐘信號的上升沿以及下降沿。與由數(shù)據(jù)鎖存電路236i獲取的 鎖存信號對應(yīng)地輸出接收數(shù)據(jù)RD1。
[0080] 同樣，第二接收電路2302?第八接收電路2308具有差動接收器232i?232 8、延遲 電路231?2348、數(shù)據(jù)鎖存電路236i?2368。各接收電路接收從對應(yīng)的傳送電路發(fā)送的差 動信號，使之在延遲電路中延遲，并在數(shù)據(jù)鎖存電路中被獲取。例如，第八接收電路230 8具 有差動接收器2328、延遲電路2348、數(shù)據(jù)鎖存電路236 8。差動接收器2328接收通過第八傳送 電路1308的差動傳送器134 8經(jīng)由差動信號線SDP8、SDN8發(fā)送的差動信號。延遲電路2348 構(gòu)成為能夠調(diào)整延遲時間，當(dāng)作為輸入信號而輸入來自差動接收器2328的數(shù)據(jù)信號時，在 該時間點延遲所設(shè)定的延遲時間，并向數(shù)據(jù)鎖存電路236 8輸出。數(shù)據(jù)鎖存電路2368在基于 由多相時鐘生成電路220生成的多相時鐘信號中的一個時鐘信號所決定的多個獲取定時 獲取延遲電路234 8的輸出信號。與由數(shù)據(jù)鎖存電路2368獲取的鎖存信號對應(yīng)地輸出接收 數(shù)據(jù)RD8。
[0081] 從第一接收電路23〇i?第八接收電路2308輸出的接收數(shù)據(jù)RD1?RD8例如轉(zhuǎn)換 為并行數(shù)據(jù)，在顯示驅(qū)動器44中被用作為顯示數(shù)據(jù)、顯示定時信號。
[0082] 以下對第一接收電路23(^詳細(xì)的結(jié)構(gòu)例進(jìn)行說明，省略對與第一接收電路23(^具 有相同結(jié)構(gòu)的第二接收電路230 2?第八接收電路2308的詳細(xì)結(jié)構(gòu)例的說明。
[0083] 圖3中圖示了第一接收電路23(^的詳細(xì)結(jié)構(gòu)例的框圖。在圖3中，對于與圖2相 同的部分標(biāo)注相同的附圖標(biāo)記，并適當(dāng)?shù)厥÷哉f明。
[0084] 第一接收電路23〇i除了圖2的差動接收器232i、延遲電路231以及數(shù)據(jù)鎖存電路 236i之外，還具有輸入接口（Inter Face:以下記做I/F)部238i、延遲值設(shè)定寄存器24(^。 而且，第一接收電路23〇i具有數(shù)據(jù)檢定使能寄存器242i、延遲值設(shè)定部241、數(shù)據(jù)檢定電路 246i、數(shù)據(jù)檢定結(jié)果寄存器248i、輸出I/F部25〇i。此外，還可以利用一個I/F部實現(xiàn)輸入 I/F部238i的功能與輸出I/F部25(^的功能。
[0085] 輸入I/F部238i進(jìn)行未圖示的CPU訪問延遲值設(shè)定寄存器24〇i以及數(shù)據(jù)檢定使 能寄存器242i時的輸入接口處理。
[0086] 延遲值設(shè)定寄存器24〇i為構(gòu)成為能夠由CPU經(jīng)由輸入I/F部2383方問的寄存器， 并利用CPU而被設(shè)定與延遲值對應(yīng)的設(shè)定值。
[0087] 數(shù)據(jù)檢定使能寄存器242i為被構(gòu)成為能夠由CPU經(jīng)由輸入I/F部238i訪問的寄 存器，且為通過由CPU訪問而將數(shù)據(jù)檢定處理設(shè)定為使能狀態(tài)的寄存器。數(shù)據(jù)檢定處理是 對由第一傳送電路13〇i發(fā)送并以預(yù)先決定的圖案變化為Η電平（第一狀態(tài)）或者L電平 (第二狀態(tài)）的數(shù)據(jù)信號進(jìn)行。
[0088] 延遲值設(shè)定部241基于被設(shè)定在延遲值設(shè)定寄存器24〇i中的設(shè)定值來設(shè)定延遲 電路231的延遲時間。
[0089] 延遲電路231使由差動接收器232i接收的數(shù)據(jù)信號延遲與被設(shè)定在延遲值設(shè)定 寄存器24〇i中的設(shè)定值對應(yīng)的延遲時間而輸出。這樣的延遲電路231具有一個或者多個 延遲元件，基于被設(shè)定在延遲值設(shè)定寄存器24〇i中的設(shè)定值而對延遲元件的電流驅(qū)動能力 及該延遲電路231的輸出信號的信號路徑上的延遲元件數(shù)量中的至少一方進(jìn)行變更。
[0090] 向數(shù)據(jù)鎖存電路236i輸入獲取時鐘信號，在基于該獲取時鐘信號而決定的多個獲 取定時獲取經(jīng)延遲電路231延遲后的數(shù)據(jù)信號，并作為接收數(shù)據(jù)RD1輸出。
[0091] 數(shù)據(jù)檢定電路246i對被獲取至數(shù)據(jù)鎖存電路236i中的鎖存信號進(jìn)行檢定。數(shù)據(jù) 檢定電路246i對在給定期間內(nèi)于各獲取定時獲取數(shù)據(jù)信號的鎖存信號與預(yù)先決定的期待 值進(jìn)行比較，將比較結(jié)果與對應(yīng)的設(shè)定值（延遲值）相關(guān)聯(lián)，并作為檢定結(jié)果值而輸出。
[0092] 數(shù)據(jù)檢定結(jié)果寄存器248i被設(shè)定來自數(shù)據(jù)檢定電路246i的檢定結(jié)果值。數(shù)據(jù)檢 定結(jié)果寄存器248i為被構(gòu)成為能夠由CPU經(jīng)由輸出I/F部25〇i訪問的寄存器，并利用CPU 讀取檢定結(jié)果值。
[0093] 輸出I/F部25〇i進(jìn)行CPU訪問數(shù)據(jù)檢定結(jié)果寄存器248i時的輸出接口處理。
[0094] 圖4中圖示了圖3的延遲電路23七的結(jié)構(gòu)例。
[0095] 延遲電路231具有多個第一延遲元件DL1、多個第二延遲元件DL2、輸出選擇部 SEL。多個第一延遲元件DL1被級聯(lián)連接，初段的第一延遲元件DL1的輸入中輸入有來自差 動接收器的數(shù)據(jù)信號，各第一延遲兀件DL1的輸出連接于輸出選擇部SEL。另外，各第 一延遲元件DL1的輸出也經(jīng)由各第二延遲元件DL2連接于輸出選擇部SEL。
[0096] 第二延遲元件DL2經(jīng)由具有相互不同的電阻值的多個電阻元件中的某一個連接 于高電位側(cè)電源，并能夠調(diào)整輸出信號的上升的延遲時間。另外，第二延遲元件DL2經(jīng)由具 有相互不同的電阻值的多個電阻元件中的某一個連接于低電位側(cè)電源，并能夠調(diào)整輸出信 號的下降的延遲時間。
[0097] 延遲值設(shè)定部241將與被設(shè)定在延遲值設(shè)定寄存器24〇i中的設(shè)定值相應(yīng)的控制 信號Dent向多個第二延遲元件DL2以及輸出選擇部SEL輸出。各第二延遲元件DL2經(jīng)由基 于控制信號Dent而被選擇的電阻元件連接于高電位側(cè)電源以及低電位側(cè)電源。輸出選擇 部SEL基于控制信號Dent選擇多個第一延遲元件DL1的輸出以及多個第二延遲元件DL2的 輸出中的某一個，并將經(jīng)由所選擇的路徑的信號作為輸出信號向數(shù)據(jù)鎖存電路236i輸出。
[0098] 因此，延遲電路231能夠基于被設(shè)定在延遲值設(shè)定寄存器24〇i中的設(shè)定值而對延 遲元件的電流驅(qū)動能力及該延遲電路231的輸出信號的信號路徑上的延遲元件數(shù)量中的 至少一方進(jìn)行選擇。
[0099] 在第一實施方式的第一接收電路23〇i中，CPU使延遲電路231的延遲時間錯開并 反復(fù)設(shè)定。第一接收電路2301每次在獲取所輸入的數(shù)據(jù)信號后均進(jìn)行數(shù)據(jù)檢定，CPU基于 這些數(shù)據(jù)檢定結(jié)果運算最佳的延遲值。
[0100] 圖5以及圖6中圖示了第一實施方式的第一接收電路23(^的控制例的流程圖。圖 5表示對第一接收電路23(^進(jìn)行控制的CPU的控制例，圖6表示圖5的步驟S6的詳細(xì)處理 例。例如，未圖示的存儲器存儲與圖5以及圖6所示的各步驟對應(yīng)的程序，CPU執(zhí)行與從該 存儲器讀取的程序?qū)?yīng)的處理。
[0101] 首先，CPU訪問數(shù)據(jù)檢定使能寄存器242i，將數(shù)據(jù)檢定處理設(shè)定為使能狀態(tài)（步驟 51) 。
[0102] 接下來，CPU將與延遲值對應(yīng)的設(shè)定值設(shè)定于延遲值設(shè)定寄存器24〇i中（步驟 52) 。由此，在第一接收電路23〇i中，延遲值設(shè)定部241基于在步驟S2中設(shè)定的設(shè)定值來 設(shè)定延遲電路231的延遲時間。隨后，在給定的期間，第一傳送電路13〇i向第一接收電路 23〇i發(fā)送預(yù)定的數(shù)據(jù)信號，第一接收電路23〇i在使數(shù)據(jù)信號延遲所設(shè)定的延遲時間后取入 至數(shù)據(jù)鎖存電路236i中。在上述的期間內(nèi)，優(yōu)選以同一條件反復(fù)使數(shù)據(jù)信號延遲并取入至 數(shù)據(jù)鎖存電路236i中。
[0103] CPU在步驟S2以后待機(jī)至數(shù)據(jù)檢定結(jié)果寄存器248i的讀取定時（步驟S3 :否）。 然后，當(dāng)?shù)竭_(dá)讀取定時時，CPU訪問數(shù)據(jù)檢定結(jié)果寄存器248i，讀取作為數(shù)據(jù)檢定結(jié)果寄存 器248i的寄存器值的檢定結(jié)果值（步驟S4)。
[0104] 當(dāng)對下一個延遲值進(jìn)行數(shù)據(jù)檢定時（步驟S5 :是），CPU將與下一個延遲值對應(yīng)的 設(shè)定值設(shè)定于延遲值設(shè)定寄存器24〇i中（步驟S2)。
[0105] 在步驟S5中，在不進(jìn)行下一個數(shù)據(jù)檢定時（步驟S5:否），CPU基于在步驟S4中 讀取的多個檢定結(jié)果值來運算最佳的延遲值（步驟S6)。
[0106] 在步驟S6中，如圖6所示，CPU基于互相不同的延遲時間下的多個檢定結(jié)果值，來 辨別能否判定各獲取定時上的多個鎖存信號連續(xù)為Η電平的期間的長度（步驟S10)。當(dāng)辨 別為能夠判定時（步驟S10 :是），CPU基于檢定結(jié)果值來運算最佳的延遲值（步驟S11，結(jié) 束）。例如，如果在多個鎖存信號從L電平變化為Η電平后又回歸L電平的情況下，能夠判 定連續(xù)的Η電平的期間，則求出處于Η電平的期間的中央附近的延遲值以作為最佳的延遲 值。
[0107] 當(dāng)在步驟S10未辨別為能夠判定時（步驟S10 :否），CPU基于檢定結(jié)果值來辨別 是否滿足作為差動信號而被發(fā)送的數(shù)據(jù)信號的交點的偏差檢測條件（步驟S12)。
[0108] 當(dāng)辨別為滿足數(shù)據(jù)信號的交點的偏差檢測條件時（步驟S12 :時），CPU檢測數(shù)據(jù) 信號的交點的偏差（步驟S13)。例如，當(dāng)在步驟S13中檢測到數(shù)據(jù)信號的交點的偏差時，優(yōu) 選為利用第一傳送電路13〇i的交點調(diào)整部136 lS?調(diào)整交點。
[0109] 當(dāng)在步驟S12中未辨別為滿足數(shù)據(jù)信號的交點的偏差檢測條件時（步驟S12 : 否），或者接在步驟S13之后，CPU執(zhí)行步驟S14。在步驟S14中，CPU基于檢定結(jié)果值來辨 別是否滿足作為差動信號而被發(fā)送的時鐘信號的交點的偏差檢測條件。
[0110]當(dāng)辨別為滿足時鐘信號的交點的偏差檢測條件時（步驟S14:是），CPU檢測時鐘 信號的交點的偏差（步驟S15)。例如，當(dāng)在步驟S15中檢測到時鐘信號的交點的偏差時，優(yōu) 選為利用時鐘用傳送電路120的交點調(diào)整部126來調(diào)整交點。
[0111] 當(dāng)在步驟S14中未辨別為滿足時鐘信號的交點的偏差檢測條件時（步驟S14: 否），或者接在步驟S15之后，CPU執(zhí)行步驟S7。在步驟S7中，CPU訪問數(shù)據(jù)檢定使能寄存 器242i，將數(shù)據(jù)檢定處理設(shè)定為非使能狀態(tài)。
[0112] 然后，CPU將與在步驟S6中作為運算的結(jié)果所得到的延遲值對應(yīng)的設(shè)定值設(shè)定于 延遲值設(shè)定寄存器24〇i中（步驟S8)，并結(jié)束一系列的處理（結(jié)束）。
[0113] 如上所述，第一接收電路2301使以特定的圖案變化的數(shù)據(jù)信號延遲所設(shè)定的延遲 時間而輸出（延遲控制步驟），并在各獲取定時獲取該被延遲的數(shù)據(jù)信號（鎖存步驟）。然 后，第一接收電路23〇i對所獲取的鎖存信號進(jìn)行檢定（數(shù)據(jù)檢定步驟），并基于該檢定結(jié) 果，由CPU調(diào)整延遲電路的延遲時間（延遲值調(diào)整步驟）。
[0114] 由此，在第一接收電路23〇i中，延遲值設(shè)定部241基于在步驟S8中設(shè)定的設(shè)定值 來設(shè)定延遲電路231的延遲時間。因此，能夠可靠地獲取從第一傳送電路13〇i向第一接收 電路23〇i發(fā)送的數(shù)據(jù)信號。
[0115] 圖7(A)?圖7(E)中圖示了第一接收電路23〇i的動作說明圖。圖7(A)?圖7(E) 表示相對于獲取時鐘信號CLK延遲時間不同的數(shù)據(jù)信號D的定時波形的一個示例。此外， 圖7 (A)?圖7 (E)表示數(shù)據(jù)信號D為變化為Η電平的脈沖信號，且數(shù)據(jù)信號D的Η電平的 期間比獲取時鐘信號CLK的1/2周期長的情況的例子。
[0116] 圖7(A)表不延遲時間DT1時的數(shù)據(jù)信號D以及獲取時鐘信號CLK的定時波形的一 個示例。圖7 (Β)表示延遲時間DT2 (DT2 > DT1)時的數(shù)據(jù)信號D以及獲取時鐘信號CLK的 定時波形的一個示例。圖7 (C)表示延遲時間DT3 (DT3 > DT2)時的數(shù)據(jù)信號D以及獲取時 鐘信號CLK的定時波形的一個示例。圖7(D)表示延遲時間DT4(DT4 > DT3)時的數(shù)據(jù)信號 D以及獲取時鐘信號CLK的定時波形的一個示例。圖7(E)表示延遲時間DT5(DT5 > DT4) 時的數(shù)據(jù)信號D以及獲取時鐘信號CLK的定時波形的一個示例。
[0117] 在此，獲取定時為，獲取時鐘信號CLK的上升沿以及下降沿。在延遲時間DT1時， 在數(shù)據(jù)鎖存電路236i中，在獲取定時T1獲取Η電平，在獲取定時T2獲取L電平，在獲取定 時Τ3獲取L電平。
[0118] 然后，當(dāng)變更延遲時間而成為延遲時間DT2時，在數(shù)據(jù)鎖存電路236i中，在獲取定 時T1獲取Η電平，在獲取定時T2獲取Η電平，在獲取定時T3獲取L電平。同樣，若為延遲 時間DT3,則在數(shù)據(jù)鎖存電路236i中，在獲取定時Τ1獲取L電平，在獲取定時Τ2獲取Η電 平，在獲取定時Τ3獲取L電平。若為延遲時間DT4,則在數(shù)據(jù)鎖存電路236i中，在獲取定時 T1獲取L電平，在獲取定時T2獲取Η電平，在獲取定時T3獲取Η電平。若為延遲時間DT5， 則在數(shù)據(jù)鎖存電路236i中在獲取定時Τ1獲取L電平，在獲取定時Τ2獲取L電平，在獲取 定時T3獲取Η電平。
[0119] 數(shù)據(jù)檢定電路246i對在各獲取定時獲取的鎖存信號進(jìn)行檢定。實際上在數(shù)據(jù)鎖存 電路236i中，在各獲取定時，如圖7(A)?圖7(E)所示并非固定地獲取Η電平或者L電平。 艮Ρ，即便以同一延遲值且在同一獲取定時獲取信號，也會存在是Η電平或是L電平的情況。 數(shù)據(jù)檢定電路246i在各獲取定時將各獲取定時上的鎖存信號與期待值的比較結(jié)果作為數(shù) 據(jù)檢定結(jié)果而輸出。例如，作為該數(shù)據(jù)檢定的結(jié)果，在以同一條件反復(fù)獲取數(shù)據(jù)信號的情況 下，在各獲取定時，能夠檢定與期待值全部一致的情況、與期待值全部不一致的情況、有與 期待值一致也有不一致的情況。這樣的數(shù)據(jù)檢定電路246i的數(shù)據(jù)檢定結(jié)果作為檢定結(jié)果 值而被設(shè)定于數(shù)據(jù)檢定結(jié)果寄存器248i中。
[0120] 圖8中圖示了在圖7(A)?圖7(E)中被獲取至數(shù)據(jù)鎖存電路236i中的鎖存信號。
[0121] 著眼于獲取定時T1，當(dāng)依次錯開延遲時間DT1?DT5時，在數(shù)據(jù)鎖存電路236i中 將獲取有Η電平、Η電平、L電平、L電平、L電平。著眼于獲取定時T2,當(dāng)依次錯開延遲時 間DT1?DT5時，在數(shù)據(jù)鎖存電路236i中將獲取有L電平、Η電平、Η電平、Η電平、L電平。 同樣，著眼于獲取定時T3,當(dāng)依次錯開延遲時間DT1?DT5時，在數(shù)據(jù)鎖存電路236i中將獲 取有L電平、L電平、L電平、Η電平、Η電平。
[0122] 因此，當(dāng)著眼于獲取定時Τ2時，將知曉數(shù)據(jù)信號D的Η電平的期間，從而能夠求出 數(shù)據(jù)信號D的最佳的延遲值。在這種情況下，最佳的延遲時間DLx為延遲時間DT2與延遲 時間DT4的中間值。因此，如果將與延遲時間DT2對應(yīng)的延遲值設(shè)為d2、與延遲時間DT4對 應(yīng)的延遲值設(shè)為d4,則CPU在圖5的步驟S11中例如通過運算求出（d2+d4)/2以作為最佳 的延遲值dx。然后，CPU將與該延遲值dx對應(yīng)的設(shè)定值設(shè)定于延遲值設(shè)定寄存器24〇i中。 由此，第一接收電路23〇i能夠可靠地獲取來自第一傳送電路13〇i的數(shù)據(jù)信號。
[0123] 與此相對，在數(shù)據(jù)信號D的Η電平的期間比獲取時鐘信號CLK的1/2周期短的情 況下，CPU進(jìn)行如下處理。
[0124] 圖9中圖示了在數(shù)據(jù)信號D的Η電平的期間比獲取時鐘信號CLK的1/2周期短的 情況下，被獲取至數(shù)據(jù)鎖存電路236i中的鎖存信號的一個示例。此外，在圖9中，例如表示 了針對延遲時間DT1?DT7的信號電平的一個示例。
[0125] 在圖9所示的示例中，依據(jù)延遲時間DT2、DT6下的各獲取定時的信號電平的結(jié)果 無法判定數(shù)據(jù)信號D的Η電平的期間。在這種情況下，判斷為意味著差動信號的交點發(fā)生 偏差，因此CPU檢測數(shù)據(jù)信號或者獲取時鐘信號的交點的偏差。
[0126] 具體地說，在圖6的步驟S12中，當(dāng)判斷為Η電平或者L電平連續(xù)的期間比獲取定 時的周期長時，辨別為滿足數(shù)據(jù)信號的交點的偏差檢測條件。另外，在圖6的步驟S14中， 當(dāng)判斷為在按照獲取時鐘信號的下降沿、上升沿以及下降沿的順序進(jìn)行獲取時Η電平或者 L電平連續(xù)的期間，與在按照獲取時鐘信號的上升沿、下降沿以及上升沿的順序進(jìn)行獲取時 Η電平或者L電平連續(xù)的期間不同時，辨別為滿足時鐘信號的交點的偏差檢測條件。
[0127] 此外，由數(shù)據(jù)檢定電路246i進(jìn)行數(shù)據(jù)檢定等的定時優(yōu)選為，第一接收電路23(^的 動作起動后、使用數(shù)據(jù)信號的顯示開始前以及使用數(shù)據(jù)信號的顯示的回掃期間中的至少一 個定時。如此一來，能夠提供一種不會對顯示造成影響、無需設(shè)置PLL電路等、考慮安裝要 因而能夠接收高速信號的接收電路。
[0128] 如上所述，根據(jù)第一實施方式，能夠在錯開來自各傳送電路的數(shù)據(jù)信號的延遲時 間，并且在對應(yīng)的各接收電路中決定了最佳的延遲時間之后，以該最佳的延遲時間獲取數(shù) 據(jù)信號。由此，在接收電路中無需設(shè)置PLL電路，便能夠獲取高速的信號。另外，能夠考慮 傳送電路以及接收電路的定時的允許值、C0F等的安裝要因、由C0F等的彎曲引起的電感的 變動、各自的彎曲程度的差異等，來調(diào)整數(shù)據(jù)信號的延遲時間。而且，能夠針對每個數(shù)據(jù)信 號而實現(xiàn)單獨的與偏差要因?qū)?yīng)的延遲時間的調(diào)整，因此能夠在不受余裕較少的其他數(shù)據(jù) 信號的偏差要因影響的條件下，決定并調(diào)整最適于該數(shù)據(jù)信號的延遲時間。
[0129] 〔第二實施方式〕
[0130] 在第一實施方式中，對于CPU訪問第一接收電路23(^來決定最佳的延遲時間的情 況進(jìn)行了說明，但是并不局限于此。在第二實施方式中，接收電路自主地決定最佳的延遲時 間。
[0131] 圖10中圖示了第二實施方式的第一接收電路的結(jié)構(gòu)例的框圖。在圖10中，對于 與圖3相同的部分標(biāo)注相同的附圖標(biāo)記，并適當(dāng)省略說明。
[0132] 第二實施方式的第一接收電路30(^代替圖2的第一接收電路23〇i而設(shè)置于接收 器200中。在這種情況下，代替第二接收電路2302?第八接收電路2308個電路，設(shè)置與第 一接收電路30(^具有相同結(jié)構(gòu)的第二接收電路2302?第八接收電路2308。
[0133] 第一接收電路30(^除了差動接收器232i、延遲電路231以及數(shù)據(jù)鎖存電路236i 夕卜，還具有I/F部31(^、延遲值設(shè)定寄存器24〇i、數(shù)據(jù)檢定使能寄存器242i、延遲值設(shè)定部 32〇i。另外，第一接收電路30(^具有數(shù)據(jù)檢定電路34〇i、數(shù)據(jù)檢定結(jié)果寄存器248i、延遲值 調(diào)整部36(^。
[0134] I/F部31(^進(jìn)行未圖示的CPU訪問延遲值設(shè)定寄存器24〇i以及數(shù)據(jù)檢定使能寄 存器242i時的輸入接口處理。
[0135] 延遲值設(shè)定部32〇i在數(shù)據(jù)檢定處理為使能狀態(tài)時，進(jìn)行更新延遲值并變更延遲電 路231的延遲時間的控制。另外，延遲值設(shè)定部32〇i在數(shù)據(jù)檢定處理為非使能狀態(tài)時，對 延遲電路231進(jìn)行設(shè)定以成為與被設(shè)定在延遲值設(shè)定寄存器24〇i中的設(shè)定值對應(yīng)的延遲 時間。
[0136] 數(shù)據(jù)檢定電路34〇i基于以多個延遲時間分別延遲且在數(shù)據(jù)鎖存電路236i中于各 獲取定時反復(fù)被獲取的信號進(jìn)行數(shù)據(jù)檢定。
[0137] 延遲值調(diào)整部36(^基于被設(shè)定在數(shù)據(jù)檢定結(jié)果寄存器248i中的檢定結(jié)果值來運 算最佳的延遲值，并向延遲值設(shè)定部32〇i輸出。延遲值調(diào)整部36〇i基于檢定結(jié)果值，以使獲 取定時成為Η電平或者L電平連續(xù)的期間的中央的方式將設(shè)定值設(shè)定在延遲值設(shè)定寄存器 24(^中。另外，延遲值調(diào)整部36(^也可以基于檢定結(jié)果值，以使與針對在延遲電路231中 被設(shè)定的互不相同的每個延遲時間而在各獲取定時被獲取的鎖存信號相對應(yīng)的鎖存圖案， 與給定的第一圖案相一致的方式，將設(shè)定值設(shè)定在延遲值設(shè)定寄存器24〇i中。
[0138] 圖11中圖示了圖10的第一接收電路30(^的詳細(xì)結(jié)構(gòu)例。圖11中，對與圖10相 同的部分標(biāo)注相同的附圖標(biāo)記，并適當(dāng)省略說明。
[0139] 延遲值設(shè)定部32〇i具有條件設(shè)定寄存器322i、檢定用延遲計數(shù)器321、延遲檢定 寄存器326i、延遲切換器328i、定時控制電路33(^。
[0140] 條件設(shè)定寄存器322i經(jīng)由I/F部31(^通過CPU而被設(shè)定與進(jìn)行數(shù)據(jù)檢定時的諸 多條件對應(yīng)的設(shè)定值。進(jìn)行數(shù)據(jù)檢定時的諸多條件包括數(shù)據(jù)檢定時的延遲時間的范圍、延 遲時間的更新單位等。
[0141] 檢定用延遲計數(shù)器321為在數(shù)據(jù)檢定被設(shè)定為使能狀態(tài)的狀態(tài)下更新延遲值的 計數(shù)器。通過檢定用延遲計數(shù)器321而被更新的延遲值被設(shè)定于延遲檢定寄存器326i中。
[0142] 延遲切換器328i在數(shù)據(jù)檢定處理被設(shè)定為使能狀態(tài)時，基于被設(shè)定在延遲檢定寄 存器326i中的延遲值來設(shè)定延遲電路231的延遲時間。另外，延遲切換器328i在數(shù)據(jù)檢 定處理被設(shè)定為非使能狀態(tài)時，基于被設(shè)定在延遲值設(shè)定寄存器24〇i中的延遲值來設(shè)定延 遲電路231的延遲時間。
[0143] 定時控制電路33(^對構(gòu)成延遲值設(shè)定部32(^的各部進(jìn)行控制。這樣的定時控制 電路33〇i在從延遲值調(diào)整部36(^輸入了最佳的延遲值時，將與該延遲值對應(yīng)的設(shè)定值設(shè)定 在延遲值設(shè)定寄存器24〇i中。然后，定時控制電路33〇i切換延遲切換器328i，以使成為最 佳的延遲時間的方式來設(shè)定延遲電路231。
[0144] 數(shù)據(jù)檢定電路34〇i具有地址解碼器342i、多個數(shù)據(jù)鎖存器341、檢定電路346i。多 個數(shù)據(jù)鎖存器34七為與數(shù)據(jù)檢定處理時被更新的延遲值（延遲時間）的種類數(shù)對應(yīng)的量的 數(shù)據(jù)鎖存器。地址解碼器342i選擇與由檢定用延遲計數(shù)器321更新的延遲值對應(yīng)的數(shù)據(jù) 鎖存器341。所選擇的數(shù)據(jù)鎖存器341對針對由檢定用延遲計數(shù)器321更新的每個延遲 值而在各獲取定時獲取的數(shù)據(jù)鎖存電路236i的鎖存信號進(jìn)行鎖存。檢定電路346i針對每 個延遲值（延遲時間）而對在各獲取定時獲取的鎖存信號與期待值進(jìn)行比較，并將比較結(jié) 果作為檢定結(jié)果而輸出。檢定電路的檢定結(jié)果被設(shè)定于數(shù)據(jù)檢定結(jié)果寄存器中。 由此，例如圖8的獲取定時T2的鎖存圖案作為檢定結(jié)果獲得，能夠根據(jù)該檢定結(jié)果而辨別 出Η電平連續(xù)的期間。
[0145] 延遲值調(diào)整部36〇i在基于檢定結(jié)果值，以使獲取定時成為Η電平或者L電平連續(xù) 的期間的中央的方式而將設(shè)定值設(shè)定在延遲值設(shè)定寄存器24〇i中的情況下，可以具有如下 的結(jié)構(gòu)。
[0146] 圖12中圖示了圖11的延遲值調(diào)整部36(^的結(jié)構(gòu)例的框圖。
[0147] 延遲值調(diào)整部36(^具有LH檢定電路362^ HL檢定電路361、1/2運算電路3661q LH檢定電路362i基于設(shè)定在數(shù)據(jù)檢定結(jié)果寄存器248i中的檢定結(jié)果值，對由L電平變化為 Η電平的定時tl進(jìn)行檢定。HL檢定電路361基于被設(shè)定在數(shù)據(jù)檢定結(jié)果寄存器248i中的 檢定結(jié)果值，對由Η電平變化為L電平的定時t2進(jìn)行檢定。1/2運算電路366i運算由LH檢 定電路362i檢定的定時tl與由HL檢定電路361檢定的定時t2的中間值（=(tl+t2)/2) 以作為最佳的延遲值。
[0148] 其結(jié)果為，輸入了最佳的延遲值的延遲值設(shè)定部32〇i能夠設(shè)定為，令延遲電路 231使用該延遲值而以最佳的延遲時間使數(shù)據(jù)信號延遲而輸出。
[0149] 如以上所進(jìn)行的說明，根據(jù)第二實施方式，與第一實施方式相同，能夠錯開來自各 傳送電路的數(shù)據(jù)信號的延遲時間，并且在對應(yīng)的各接收電路中決定最佳的延遲時間，從而 能夠以最佳的延遲時間獲取數(shù)據(jù)信號。由此，在接收電路中無需設(shè)置PLL電路，便能夠獲取 高速的信號。另外，能夠考慮傳送電路以及接收電路的定時的允許值、C0F等的安裝要因、因 C0F等的彎曲引起的電感的變動、各自的彎曲程度的差異等，而對數(shù)據(jù)信號的延遲時間進(jìn)行 調(diào)節(jié)。
[0150] 〔第三實施方式〕
[0151] 在第一實施方式中，對于CPU檢查數(shù)據(jù)信號以及獲取時鐘信號的交點的偏差的情 況進(jìn)行了說明，但并不局限于此。
[0152] 圖13中圖示第三實施方式的第一接收電路的結(jié)構(gòu)例的框圖。在圖13中，對與圖 3相同的部分標(biāo)注相同的附圖標(biāo)記，并適當(dāng)?shù)厥÷哉f明。
[0153] 第三實施方式中的第一接收電路230&1與第一接收電路23(^的不同之處在于，追 加了第一交點檢測部40(^、第二交點檢測部41(^、交點調(diào)整部42(^。
[0154] 第一交點檢測部40(^基于檢定結(jié)果值進(jìn)行圖6的步驟S12的檢測處理。具體地 說，在判斷為Η電平或者L電平連續(xù)的期間比獲取定時的周期長時，第一交點檢測部40(^對 數(shù)據(jù)信號的交點的偏差進(jìn)行檢測。
[0155] 第二交點檢測部41(^基于檢定結(jié)果值進(jìn)行圖6的步驟S14的檢測處理。具體地 說，在判斷為按照獲取時鐘信號的下降沿、上升沿以及下降沿的順序進(jìn)行獲取時Η電平或 者L電平連續(xù)的期間，與按照獲取時鐘信號的上升沿、下降沿以及上升沿的順序進(jìn)行獲取 時Η電平或者L電平連續(xù)的期間不同時，第二交點檢測部41(^對獲取時鐘信號的交點的偏 差進(jìn)行檢測。
[0156] 交點調(diào)整部42(^在由第一交點檢測部40(^檢測到數(shù)據(jù)信號的交點的偏差時，控制 差動接收器232i的驅(qū)動部，以變更對一對差動信號的至少一方的信號進(jìn)行驅(qū)動的電流驅(qū)動 能力。在這種情況下，可以省略傳送電路的交點調(diào)整部136ρ
[0157] 另外，在由第二交點檢測部41(^檢測到獲取時鐘信號的交點的偏差時，CPU對時鐘 用傳送電路120的交點調(diào)整部126進(jìn)行控制。此時，交點調(diào)整部126控制差動傳送器124 的驅(qū)動部，以變更對一對差動信號的至少一方的信號進(jìn)行驅(qū)動的電流驅(qū)動能力。
[0158] 此外，在第二實施方式的結(jié)構(gòu)中也可以追加圖13所示的第一交點檢測部40(^、第 二交點檢測部41(^、交點調(diào)整部42(^。
[0159] 如上所述，根據(jù)第三實施方式，除了上述的實施方式的效果之外，還可以調(diào)整數(shù)據(jù) 信號以及獲取時鐘信號的交點。其結(jié)果為，能夠更準(zhǔn)確地獲取高速信號。
[0160] 〔第四實施方式〕
[0161] 在第三實施方式中，對在檢測到獲取時鐘信號的交點的偏差時，在傳送側(cè)調(diào)整獲 取時鐘信號的交點的偏差的情況進(jìn)行了說明，但并不局限于此。
[0162] 圖14中圖示了第四實施方式的第一接收電路的結(jié)構(gòu)例的框圖。在圖14中，對于 與圖2、圖10或者圖13相同的部分標(biāo)注相同的附圖標(biāo)記，并適當(dāng)省略說明。此外，在圖14 中，還加入圖2的時鐘接收器210以及多相時鐘生成電路220進(jìn)行圖示。
[0163] 第四實施方式的第一接收電路300&1與第一接收電路30(^的不同之處在于，追加 了第一交點檢測部40(^、第二交點檢測部41(^。另外，在構(gòu)成接收器200的時鐘接收器210 上連接有交點調(diào)整部43〇i。
[0164] 第一交點檢測部40(^以及第二交點檢測部41(^與圖13相同。交點調(diào)整部43(^在 利用第二交點檢測部41(^檢測出獲取時鐘信號的交點的偏差時，對時鐘接收器210的驅(qū)動 部進(jìn)行控制，以變更對一對差動信號的至少一方的信號進(jìn)行驅(qū)動的電流驅(qū)動能力。在這種 情況下，可以省略時鐘用傳送電路120的交點調(diào)整部126。
[0165] 此外，還可以在第一實施方式的結(jié)構(gòu)中追加圖14所示的第一交點檢測部40(^、第 二交點檢測部41(^、交點調(diào)整部43(^。
[0166] 如以上所說明的那樣，根據(jù)第四實施方式，除了上述的實施方式的效果之外，可以 在接收電路中調(diào)整獲取時鐘信號的交點。其結(jié)果為，能夠更準(zhǔn)確地獲取高速信號。
[0167] 〔電子設(shè)備〕
[0168] 安裝有應(yīng)用了上述的任意實施方式中的接收電路的通信系統(tǒng)的顯示模塊例如可 以應(yīng)用于如下的電子設(shè)備中。
[0169] 圖15(A)、圖15⑶中圖示了具有顯示模塊的電子設(shè)備的結(jié)構(gòu)的立體圖，所述顯示 模塊安裝有應(yīng)用了上述的任意實施方式的接收電路的通信系統(tǒng)。圖15(A)表示便攜式的個 人計算機(jī)的結(jié)構(gòu)的立體圖。圖15(B)表示移動電話機(jī)的結(jié)構(gòu)的立體圖。
[0170] 圖15(A)所示的個人計算機(jī)500具有主體部510與顯示部520。顯示部520由安 裝有應(yīng)用了上述的任意實施方式的接收電路的通信系統(tǒng)的顯示模塊構(gòu)成。即，個人計算機(jī) 500被構(gòu)成為，至少包括安裝有應(yīng)用了上述的任意實施方式的接收電路的通信系統(tǒng)的顯示 模塊。在主體部510上設(shè)置有鍵盤530。利用未圖示的控制部解析經(jīng)由鍵盤530輸入的操 作信息，并與該操作信息相應(yīng)地在顯示部520上顯示圖像。由于該顯示部520能夠進(jìn)行高 速的信號的接收、發(fā)送，因此能夠提供以較低的成本便能夠進(jìn)行非常高精細(xì)的顯示的個人 計算機(jī)500。
[0171] 圖15⑶所示的移動電話機(jī)600具有主體部610與顯示部620。顯示部620由安 裝有應(yīng)用了上述的任意實施方式的接收電路的通信系統(tǒng)的顯示模塊構(gòu)成。即，移動電話機(jī) 600被構(gòu)成為，包括安裝有應(yīng)用了上述的任意實施方式的接收電路的通信系統(tǒng)的顯示模塊。 在主體部610上設(shè)置有按鍵630。利用未圖示的控制部解析經(jīng)由按鍵630輸入的操作信息， 并與該操作信息相應(yīng)地在顯示部620上顯示圖像。該顯示部620能夠進(jìn)行高速的信號的接 收、發(fā)送，因此能夠提供以較低的成本便能夠進(jìn)行非常高精細(xì)的顯示的移動電話機(jī)600。
[0172] 此外，作為安裝有應(yīng)用了上述的任意實施方式的接收電路的通信系統(tǒng)的電子 設(shè)備，并不局限于圖15(A)、圖15(B)所示的設(shè)備。例如，可列舉出信息移動終端（PDA: Personal Digital Assistants)、數(shù)碼照相機(jī)、電視、攝影機(jī)、車輛導(dǎo)航裝置、尋呼機(jī)、電子 詞典、電子紙張、電子計算器、文字處理器、工作站、可視電話、P〇S(Point of sale system) 終端、打印機(jī)、掃描儀、復(fù)印機(jī)、視頻播放器、具有觸摸面板的設(shè)備等。根據(jù)上述的任意實施 方式，在上述的電子設(shè)備中，通過高速的信號的準(zhǔn)確的接收，從而能夠有助于大容量并且高 速的處理的實現(xiàn)。
[0173] 以上，基于上述的任意實施方式對本發(fā)明所涉及的接收電路、通信系統(tǒng)以及接收 電路的控制方法等進(jìn)行了說明，但本發(fā)明并不局限于上述的任意實施方式。例如，在不脫離 其主旨的范圍內(nèi)可以以各種方式進(jìn)行實施，并能夠進(jìn)行如下的改變。
[0174] (1)雖然在上述的任意實施方式中，對包括本發(fā)明所涉及的接收電路的通信系統(tǒng) 被安裝于顯示模塊的示例進(jìn)行了說明，但本發(fā)明并不局限于此。即，包括本發(fā)明所涉及的接 收電路的通信系統(tǒng)當(dāng)然可以應(yīng)用于與顯示無關(guān)的設(shè)備中。
[0175] (2)雖然在上述的任意實施方式中，對傳送電路向接收電路發(fā)送差動信號的示例 進(jìn)行了說明，但本發(fā)明并不局限于此。即，本發(fā)明的傳送電路并不局限于將差動信號向接收 電路發(fā)送的結(jié)構(gòu)。
[0176] (3)雖然在上述的任意實施方式中，對于顯示驅(qū)動器44被安裝于C0F上的情況進(jìn) 行了說明，但本發(fā)明并不局限于此。顯示驅(qū)動器44也可以被安裝于TCP上。另外，顯示驅(qū) 動器44可以被安裝于PCB20以外的其他基板或薄膜上。
[0177] (4)雖然在上述的任意實施方式中，如圖7(A)?圖7(E)所示，對使用5種延遲值， 通過運算求出最佳的延遲值的示例進(jìn)行了說明，但本發(fā)明并不局限于此。例如，可以使用32 種、64種延遲值，而更高精度地求出最佳的延遲值。
[0178] (5)雖然在上述的任意實施方式中，以接收電路、通信系統(tǒng)、電子設(shè)備以及接收電 路的控制方法等對本發(fā)明進(jìn)行了說明，但本發(fā)明并不局限于此。例如，可以是記述了本發(fā)明 所涉及的接收電路的控制方法的處理順序的程序、記錄了該程序的記錄介質(zhì)。
[0179] 符號說明
[0180] 10…顯示模塊、20-PCB ;22···顯示控制器；30···面板基板；40···Ο)Ρ ;42···連接器； 44…顯示驅(qū)動器；100…傳送器；110…PLL電路；120…時鐘用傳送電路；?132廣· PS轉(zhuǎn)換部；124、134?13V..差動傳送器；126、136i?1368、4201、430廣.交點調(diào)整部； 13(^?13(V··第一傳送電路?第八傳送電路；200···接收器；210…時鐘接收器；220···多相 時鐘生成電路；230^23(^,3008^30(^...第一接收電路（接收電路）；230 2?23(V..第二接 收電路?第八接收電路；232i?232f差動接收器；231?2348…延遲電路；236i?236廣. 數(shù)據(jù)鎖存電路；238i…輸入I/F部；24(V··延遲值設(shè)定寄存器；242i…數(shù)據(jù)檢定使能寄存器； 244^32(^…延遲值設(shè)定部；246^340^..數(shù)據(jù)檢定電路；248i…數(shù)據(jù)檢定結(jié)果寄存器；25(V.· 輸出I/F部；31(V·· I/F部；322i…條件設(shè)定寄存器；324···檢定用延遲計數(shù)器；326i…延遲 檢定寄存器；328i···延遲切換器；342i···地址解碼器；344···數(shù)據(jù)鎖存器；346i…檢定電路； 36(V..延遲值調(diào)整部；362^..1^檢定電路；36V..HL檢定電路；366^..1/2運算電路；40(V.. 第一交點檢測部；41(V··第二交點檢測部。
【權(quán)利要求】
1. 一種接收電路，其在基于獲取時鐘信號而決定的多個獲取定時獲取輸入信號，其特 征在于，具有： 延遲電路，其使變化為第一狀態(tài)或者第二狀態(tài)的所述輸入信號延遲被設(shè)定的延遲時間 而輸出； 鎖存電路，其在各獲取定時獲取經(jīng)所述延遲電路延遲后的所述輸入信號； 數(shù)據(jù)檢定電路，其對被獲取至所述鎖存電路中的鎖存信號進(jìn)行檢定； 數(shù)據(jù)檢定結(jié)果寄存器，其中設(shè)定有與所述數(shù)據(jù)檢定電路的檢定結(jié)果對應(yīng)的檢定結(jié)果 值， 所述數(shù)據(jù)檢定電路對在各獲取定時被獲取至所述鎖存電路中的所述鎖存信號與期待 值進(jìn)行比較，并輸出比較結(jié)果。
2. 根據(jù)權(quán)利要求1所述的接收電路，其特征在于， 包括延遲值調(diào)整部，所述延遲值調(diào)整部基于所述檢定結(jié)果值來調(diào)整所述延遲電路的延 遲時間，使得與針對每個在所述延遲電路中被設(shè)定的不同的延遲時間而在各獲取定時被獲 取的鎖存信號對應(yīng)的鎖存數(shù)據(jù)與給定的第一圖案一致。
3. 根據(jù)權(quán)利要求1所述的接收電路，其特征在于， 包括延遲值調(diào)整部，所述延遲值調(diào)整部基于所述檢定結(jié)果值來調(diào)整所述延遲電路的延 遲時間，使得各獲取定時成為所述第一狀態(tài)或者所述第二狀態(tài)連續(xù)的期間的中央。
4. 根據(jù)權(quán)利要求1至3中任一項所述的接收電路，其特征在于， 所述延遲電路對構(gòu)成所述延遲電路的延遲元件的電流驅(qū)動能力及所述延遲電路的輸 出信號的信號路徑上的延遲元件數(shù)量中的至少一方進(jìn)行變更。
5. 根據(jù)權(quán)利要求1至4中任一項所述的接收電路，其特征在于， 在所述接收電路的動作起動后、使用所述輸入信號的顯示開始前以及使用所述輸入信 號的顯示的回掃期間中的至少一個定時，所述數(shù)據(jù)檢定電路進(jìn)行對所述鎖存信號的檢定。
6. 根據(jù)權(quán)利要求1至5中任一項所述的接收電路，其特征在于， 包括第一交點檢測部，在基于所述檢定結(jié)果值而判斷為所述第一狀態(tài)或者所述第二狀 態(tài)連續(xù)的期間比所述獲取定時的周期長時，所述第一交點檢測部對作為差動信號而被輸入 的所述輸入信號的交點的偏差進(jìn)行檢測。
7. 根據(jù)權(quán)利要求1至6中任一項所述的接收電路，其特征在于， 包括第二交點檢測部，在基于所述檢定結(jié)果值而判斷為按照所述獲取時鐘信號的下降 沿、上升沿以及下降沿的順序進(jìn)行獲取時所述第一狀態(tài)或者所述第二狀態(tài)連續(xù)的期間，與 按照所述獲取時鐘信號的上升沿、下降沿以及上升沿的順序進(jìn)行獲取時所述第一狀態(tài)或者 所述第二狀態(tài)連續(xù)的期間不同時，所述第二交點檢測部對作為差動信號而被輸入的所述獲 取時鐘信號的交點的偏差進(jìn)行檢測。
8. 根據(jù)權(quán)利要求7所述的接收電路，其特征在于， 包括交點調(diào)整部，所述交點調(diào)整部在由所述第二交點檢測部檢測到所述獲取時鐘信號 的交點的偏差時，調(diào)整所述獲取時鐘信號的交點。
9. 一種通信系統(tǒng)，其特征在于，包括： 權(quán)利要求1至8中任一項所述的接收電路； 將所述輸入信號向所述接收電路發(fā)送的傳送電路。
10. -種通信系統(tǒng)，其特征在于，包括： 權(quán)利要求6所述的接收電路； 將所述輸入信號向所述接收電路發(fā)送的傳送電路， 所述傳送電路在由所述第一交點檢測部檢測到所述輸入信號的交點的偏差時，調(diào)整所 述輸入信號的交點。
11. 一種通信系統(tǒng)，其特征在于，包括： 權(quán)利要求7所述的接收電路； 將所述輸入信號向所述接收電路發(fā)送的傳送電路， 所述傳送電路在由所述第二交點檢測部檢測到所述獲取時鐘信號的交點的偏差時，調(diào) 整所述獲取時鐘信號的交點。
12. -種電子設(shè)備，其特征在于， 包括權(quán)利要求9至11中任一項所述的通信系統(tǒng)。
13. -種接收電路的控制方法，其為在基于獲取時鐘信號而被決定的多個獲取定時獲 取輸入信號的接收電路的控制方法，其特征在于，包括： 延遲控制步驟，使變化為第一狀態(tài)或者第二狀態(tài)的所述輸入信號延遲被設(shè)定的延遲時 間而輸出； 鎖存步驟，在各獲取定時獲取在所述延遲控制步驟中被延遲的所述輸入信號； 數(shù)據(jù)檢定步驟，對在所述鎖存步驟中所獲取的鎖存信號進(jìn)行檢定； 延遲值調(diào)整步驟，基于所述數(shù)據(jù)檢定步驟的檢定結(jié)果來調(diào)整所述延遲時間， 在所述數(shù)據(jù)檢定步驟中，對在各獲取定時被獲取的所述鎖存信號與期待值進(jìn)行比較。
【文檔編號】H04L25/40GK104115439SQ201380009112
【公開日】2014年10月22日 申請日期:2013年2月8日 優(yōu)先權(quán)日:2012年2月17日
【發(fā)明者】森田晶 申請人:精工愛普生株式會社