基于對稱高速數(shù)字用戶線shdsl發(fā)送及接收數(shù)據(jù)的方法和裝置制造方法
【專利摘要】本發(fā)明實施例提供了一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送及接收數(shù)據(jù)的方法和裝置，所述方法包括：獲取第一接口的源格式數(shù)據(jù)；所述源格式數(shù)據(jù)由第二接口發(fā)送至所述第一接口，所述第二接口用于接收所述源格式數(shù)據(jù)；所述第一接口用于連接所述交換芯片與所述FPGA；將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)；將所述傳輸格式數(shù)據(jù)傳輸至所述SHDSL上發(fā)送；配置第三接口，所述第三接口用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收所述第一接口接收的源格式數(shù)據(jù)。本發(fā)明可以擴展SHDSL對外的輸出接口，從而實現(xiàn)一點對多點的數(shù)據(jù)傳輸，進而對接口進行檢測，定位問題的所在，提高SHDSL的多元性和全面性。
【專利說明】基于對稱高速數(shù)字用戶線SHDSL發(fā)送及接收數(shù)據(jù)的方法和 裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及通信【技術(shù)領(lǐng)域】，特別是涉及一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送 數(shù)據(jù)的方法，一種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的方法，一種基于對稱高速數(shù) 字用戶線SHDSL發(fā)送數(shù)據(jù)的裝置和一種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的裝置。

【背景技術(shù)】
[0002] 在信息化建設(shè)的推動下，數(shù)據(jù)的傳輸方式變得多種多樣，不同的傳輸方式應(yīng)用于 不同的場景中。
[0003] 具體而言，由于對野外環(huán)境下場景的監(jiān)控越來越常見，使得在野外環(huán)境下對場景 的音視頻遠距離傳輸越來越重要。野外環(huán)境一般要求方圓半徑在10公里以內(nèi)，監(jiān)控設(shè)備收 放方便，便于攜帶，機動性好，為實現(xiàn)抗拉耐磨損性的要求，數(shù)據(jù)傳輸?shù)挠镁€最好是軍用被 覆線。SHDSL(Symmetrical High bite Digital Subscriber Line，對稱高速數(shù)字用戶線） 作為軍事領(lǐng)域中應(yīng)用十分廣泛的傳輸鏈路，可以很好的滿足野外環(huán)境的要求。
[0004] 參照圖1，示出了目前一種野外環(huán)境下數(shù)據(jù)傳輸?shù)膽?yīng)用場景示意圖，如圖1所示， SHDSL作為數(shù)據(jù)傳輸?shù)逆溌?，在SHDSL鏈路任意一端，PC通過接口轉(zhuǎn)換模塊將以太網(wǎng)MII接 口（Media Independent Interface,介質(zhì)無關(guān)接口）標準格式的數(shù)據(jù)轉(zhuǎn)換成SHDSL鏈路上 傳輸格式的數(shù)據(jù)，在SHDSL鏈路的另一端，通過接口轉(zhuǎn)換模塊將SHDSL鏈路上傳輸格式的數(shù) 據(jù)轉(zhuǎn)換成符合以太網(wǎng)MII接口標準格式的數(shù)據(jù)，進而傳輸給PC。
[0005] 然而，SHDSL相對單一，也比較局限。SHDSL對外只有單一的輸出接口，只能實現(xiàn)點 對點的數(shù)據(jù)傳輸，如果在輸出端有多臺設(shè)備需要同時獲得數(shù)據(jù)，目前的技術(shù)方案就無法完 成。此外，如果數(shù)據(jù)在傳輸過程中出現(xiàn)錯誤，或者，由于其他原因數(shù)據(jù)沒有傳輸給輸出端的 設(shè)備，那么將會造成數(shù)據(jù)的丟失，并且沒有辦法定位問題的所在，暴露出目前的技術(shù)方案的 局限性。
[0006] 因此，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是：提供一種基于對 稱高速數(shù)字用戶線SHDSL發(fā)送及接收數(shù)據(jù)的方法和裝置，用以擴展SHDSL對外的輸出接口， 從而實現(xiàn)一點對多點的數(shù)據(jù)傳輸，進而對接口進行檢測，定位問題的所在，提高SHDSL的多 元性和全面性。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明實施例所要解決的技術(shù)問題是提供一種基于對稱高速數(shù)字用戶線SHDSL 發(fā)送及接收數(shù)據(jù)的方法，用以擴展SHDSL對外的輸出接口，從而實現(xiàn)一點對多點的數(shù)據(jù)傳 輸，進而對接口進行檢測，定位問題的所在，提高SHDSL的多元性和全面性。
[0008] 相應(yīng)的，本發(fā)明實施例還提供了一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送及接收 數(shù)據(jù)的裝置，用以保證上述方法的實現(xiàn)及應(yīng)用。
[0009] 為了解決上述問題，本發(fā)明公開了一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù) 的方法，所述SHDSL與現(xiàn)場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交換 芯片包括第一接口、第二接口和第三接口，所述方法包括：
[0010] 獲取第一接口的源格式數(shù)據(jù)；所述源格式數(shù)據(jù)由第二接口發(fā)送至所述第一接口， 所述第二接口用于接收所述源格式數(shù)據(jù)；所述第一接口用于連接所述交換芯片與所述 FPGA ；
[0011] 將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)；
[0012] 將所述傳輸格式數(shù)據(jù)傳輸至所述SHDSL上發(fā)送；
[0013] 配置第三接口，所述第三接口用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或， 接收所述第一接口接收的源格式數(shù)據(jù)。
[0014] 優(yōu)選地，所述FPGA包括第一先入先出隊列FIFO和第二先入先出隊列FIFO,所述將 所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)的步驟包括：
[0015] 將所述源格式數(shù)據(jù)劃分為一個或多個數(shù)據(jù)包；所述一個或多個數(shù)據(jù)包包括一個或 多個字節(jié)的源格式數(shù)據(jù)；
[0016] 將所述一個或多個數(shù)據(jù)包依次交替存儲在所述第一先入先出隊列FIFO和所述第 二先入先出隊列FIFO中；
[0017] 依次交替讀取所述第一先入先出隊列FIFO和所述第二先入先出隊列FIFO中的數(shù) 據(jù)包；
[0018] 將所述一個或多個字節(jié)的源格式數(shù)據(jù)依次轉(zhuǎn)換為幀同步信號；所述幀同步信號構(gòu) 成傳輸格式數(shù)據(jù)。
[0019] 優(yōu)選地，所述交換芯片還包括第四接口，所述配置第三接口的步驟包括：
[0020] 在所述FPGA中創(chuàng)建N0IS軟核；
[0021] 采用所述N0IS軟核通過第四接口配置所述第三接口的寄存器，所述第三接口的 寄存器用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收所述第一接口接收的源格 式數(shù)據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
[0022] 優(yōu)選地，所述源格式數(shù)據(jù)包括網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)，所述傳輸格式數(shù)據(jù)包括 SHDSL鏈路接口格式的數(shù)據(jù)。
[0023] 另一方面，本發(fā)明還公開了一種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的方 法，所述SHDSL與現(xiàn)場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交換芯片 包括第一接口、第二接口和第三接口，所述方法包括：
[0024] 獲取所述SHDSL上的傳輸格式數(shù)據(jù)；
[0025] 將所述傳輸格式數(shù)據(jù)轉(zhuǎn)換為源格式數(shù)據(jù)；
[0026] 將所述源格式數(shù)據(jù)發(fā)送至第一接口；其中，所述第一接口用于連接所述交換芯片 與所述FPGA ;所述交換芯片用于采用第二接口接收所述第一接口發(fā)送的源格式數(shù)據(jù)；
[0027] 配置第三接口，所述第三接口用于接收所述第二接口接收的源格式數(shù)據(jù)，和/或， 接收所述第一接口發(fā)送的源格式數(shù)據(jù)。
[0028] 優(yōu)選地，所述FPGA包括第一先入先出隊列FIFO和第二先入先出隊列FIFO,所述傳 輸格式數(shù)據(jù)包括幀同步信號，所述將所述傳輸格式數(shù)據(jù)轉(zhuǎn)換為源格式數(shù)據(jù)的步驟包括：
[0029] 將所述傳輸格式數(shù)據(jù)劃分為一個或多個巾貞同步信號；
[0030] 將所述一個或多個幀同步信號依次交替存儲在所述第一先入先出隊列FIFO和所 述第二先入先出隊列FIFO中；
[0031] 依次交替讀取所述第一先入先出隊列FIFO和所述第二先入先出隊列FIFO中的幀 同步信號；
[0032] 將所述一個或多個幀同步信號轉(zhuǎn)換為源格式數(shù)據(jù)。
[0033] 優(yōu)選地，所述交換芯片還包括第四接口，所述配置第三接口接收所述第二接口接 收的源格式數(shù)據(jù)的步驟包括：
[0034] 在所述FPGA中創(chuàng)建N0IS軟核；
[0035] 采用所述N0IS軟核通過第四接口配置所述第三接口的寄存器，所述第三接口的 寄存器用于接收所述第二接口接收的源格式數(shù)據(jù)，和/或，接收所述第一接口發(fā)送的源格 式數(shù)據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
[0036] 優(yōu)選地，所述源格式數(shù)據(jù)包括網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)，所述傳輸格式數(shù)據(jù)包括 SHDSL鏈路接口格式的數(shù)據(jù)。
[0037] 依據(jù)本發(fā)明的一個實施例，還公開了一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù) 據(jù)的裝置，所述SHDSL與現(xiàn)場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交 換芯片包括第一接口、第二接口和第三接口，所述裝置包括：
[0038] 源格式數(shù)據(jù)獲取模塊，用于獲取第一接口的源格式數(shù)據(jù)；所述源格式數(shù)據(jù)由第二 接口發(fā)送至所述第一接口，所述第二接口用于接收所述源格式數(shù)據(jù)；所述第一接口用于連 接所述交換芯片與所述FPGA ;
[0039] 源格式數(shù)據(jù)轉(zhuǎn)換模塊，用于將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)；
[0040] 數(shù)據(jù)傳輸模塊，用于將所述傳輸格式數(shù)據(jù)傳輸至所述SHDSL上發(fā)送；
[0041] 發(fā)送數(shù)據(jù)檢測接口配置模塊，用于配置第三接口，所述第三接口用于接收所述第 二接口發(fā)送的源格式數(shù)據(jù)。
[0042] 優(yōu)選地，所述FPGA包括第一先入先出隊列FIFO和第二先入先出隊列FIFO,所述源 格式數(shù)據(jù)轉(zhuǎn)換模塊包括：
[0043] 數(shù)據(jù)包劃分子模塊，用于將所述源格式數(shù)據(jù)劃分為一個或多個數(shù)據(jù)包；所述一個 或多個數(shù)據(jù)包包括一個或多個字節(jié)的源格式數(shù)據(jù)；
[0044] 數(shù)據(jù)包存儲子模塊，用于將所述一個或多個數(shù)據(jù)包依次交替存儲在所述第一先入 先出隊列FIFO和所述第二先入先出隊列FIFO中；
[0045] 數(shù)據(jù)包讀取子模塊，用于依次交替讀取所述第一先入先出隊列FIFO和所述第二 先入先出隊列FIFO中的數(shù)據(jù)包；
[0046] 幀同步信號轉(zhuǎn)換子模塊，用于將所述一個或多個字節(jié)的源格式數(shù)據(jù)依次轉(zhuǎn)換為幀 同步信號；所述幀同步信號構(gòu)成傳輸格式數(shù)據(jù)。
[0047] 優(yōu)選地，所述交換芯片還包括第四接口，所述發(fā)送數(shù)據(jù)檢測接口配置模塊包括：
[0048] 第一 N0IS軟核創(chuàng)建子模塊，用于在所述FPGA中創(chuàng)建N0IS軟核；
[0049] 第一寄存器配置子模塊，采用所述N0IS軟核通過第四接口配置所述第三接口的 寄存器，所述第三接口的寄存器用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收所 述第一接口接收的源格式數(shù)據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
[0050] 優(yōu)選地，所述源格式數(shù)據(jù)可以包括網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)，所述傳輸格式數(shù)據(jù) 可以包括SHDSL鏈路接口格式的數(shù)據(jù)。
[0051] 依據(jù)本發(fā)明的另一個實施例，還公開了一種基于對稱高速數(shù)字用戶線SHDSL接收 數(shù)據(jù)的裝置，其特征在于，所述SHDSL與現(xiàn)場可編程門陣列FPGA相連，所述FPGA與交換芯 片相連，所述交換芯片包括第一接口、第二接口和第三接口，所述裝置包括：
[0052] 傳輸格式數(shù)據(jù)獲取模塊，用于獲取所述SHDSL上的傳輸格式數(shù)據(jù)；
[0053] 傳輸格式數(shù)據(jù)轉(zhuǎn)換模塊，用于將所述傳輸格式數(shù)據(jù)轉(zhuǎn)換為源格式數(shù)據(jù)；
[0054] 源格式數(shù)據(jù)發(fā)送模塊，用于將所述源格式數(shù)據(jù)發(fā)送至第一接口；其中，所述第一接 口用于連接所述交換芯片與所述FPGA;所述交換芯片用于采用第二接口接收所述第一接 口的源格式數(shù)據(jù)；
[0055] 接收數(shù)據(jù)檢測接口配置模塊，用于配置第三接口，所述第三接口用于接收所述第 二接口接收的源格式數(shù)據(jù)。
[0056] 優(yōu)選地，所述FPGA包括第一先入先出隊列FIFO和第二先入先出隊列FIFO,所述傳 輸格式數(shù)據(jù)包括幀同步信號，所述傳輸格式數(shù)據(jù)轉(zhuǎn)換模塊包括：
[0057] 傳輸格式數(shù)據(jù)劃分子模塊，用于將所述傳輸格式數(shù)據(jù)劃分為一個或多個巾貞同步信 號；
[0058] 幀同步信號存儲子模塊，用于將所述一個或多個幀同步信號依次交替存儲在所述 第一先入先出隊列FIFO和所述第二先入先出隊列FIFO中；
[0059] 幀同步信號讀取子模塊，用于依次交替讀取所述第一先入先出隊列FIFO和所述 第二先入先出隊列FIFO中的幀同步信號；
[0060] 幀同步信號轉(zhuǎn)換子模塊，用于將所述一個或多個幀同步信號轉(zhuǎn)換為源格式數(shù)據(jù)。
[0061] 優(yōu)選地，所述交換芯片還包括第四接口，所述接收數(shù)據(jù)檢測接口配置模塊包括：
[0062] 第二N0IS軟核創(chuàng)建子模塊，用于在所述FPGA中創(chuàng)建N0IS軟核；
[0063] 第二寄存器配置子模塊，用于采用所述N0IS軟核通過第四接口配置所述第三接 口的寄存器，所述第三接口的寄存器用于接收所述第二接口接收的源格式數(shù)據(jù)，和/或，接 收所述第一接口發(fā)送的源格式數(shù)據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
[0064] 優(yōu)選地，所述源格式數(shù)據(jù)包括網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)，所述傳輸格式數(shù)據(jù)包括 SHDSL鏈路接口格式的數(shù)據(jù)。
[0065] 與現(xiàn)有技術(shù)相比，本發(fā)明實施例包括以下優(yōu)點：
[0066] 本發(fā)明通過交換芯片發(fā)送源格式數(shù)據(jù)，可以將源格式數(shù)據(jù)傳輸至多個接口中，實 現(xiàn)了發(fā)送端接口的擴展，可以對發(fā)送端提供兩路網(wǎng)絡(luò)接口，進而突破了單一接口的局限性， 并且，采用FPGA配置交換芯片，實現(xiàn)了對交換芯片的靈活使用，進而給SHDSL接口數(shù)據(jù)提供 了相對寬闊的應(yīng)用空間和檢測空間，從而實現(xiàn)一點對多點的數(shù)據(jù)傳輸，進而對接口進行檢 測，定位問題的所在，提高SHDSL的多元性和全面性。
[0067] 進一步地，本發(fā)明通過采用乒乓存儲技術(shù)將源格式數(shù)據(jù)轉(zhuǎn)換成傳輸格式數(shù)據(jù)，開 辟出兩個先入先出隊列FIFO緩存源格式數(shù)據(jù)，可以平衡網(wǎng)絡(luò)MII接口的速率和SHDSL鏈路 的速率，確保數(shù)據(jù)傳輸?shù)膶崟r性。
[0068] 更進一步地，本發(fā)明通過交換芯片接收源格式數(shù)據(jù)，可以將源格式數(shù)據(jù)傳輸至多 個接口中，實現(xiàn)了接收端接口的擴展，可以對接收端提供兩路網(wǎng)絡(luò)接口，進而突破了單一接 口的局限性，并且，采用FPGA配置交換芯片，實現(xiàn)了對交換芯片的靈活使用，進而給SHDSL 接口數(shù)據(jù)提供了相對寬闊的應(yīng)用空間和檢測空間，從而實現(xiàn)一點對多點的數(shù)據(jù)傳輸，進而 對接口進行檢測，定位問題的所在，提高SHDSL的多元性和全面性。
[0069] 進一步地，本發(fā)明通過采用乒乓存儲技術(shù)將傳輸格式數(shù)據(jù)轉(zhuǎn)換成源格式數(shù)據(jù)，開 辟出兩個先入先出隊列FIFO緩存?zhèn)鬏敻袷綌?shù)據(jù)，可以平衡網(wǎng)絡(luò)MII接口的速率和SHDSL鏈 路的速率，確保數(shù)據(jù)傳輸?shù)膶崟r性。

【專利附圖】

【附圖說明】
[0070] 圖1示出了目前一種野外環(huán)境下數(shù)據(jù)傳輸?shù)膽?yīng)用場景示意圖；
[0071] 圖2示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的方法實施例的 步驟流程圖；
[0072] 圖3示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的方法數(shù)據(jù)格式 轉(zhuǎn)換示意圖；
[0073] 圖4示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的方法實施例的 步驟流程圖；
[0074] 圖5示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送及接收數(shù)據(jù)的方法工 作原理的結(jié)構(gòu)示意圖；
[0075] 圖6示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送及接收數(shù)據(jù)的方法應(yīng) 用場景1的不意圖；
[0076] 圖7示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送及接收數(shù)據(jù)的方法應(yīng) 用場景2的不意圖；
[0077] 圖8示出了示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的裝置實 施例的結(jié)構(gòu)框圖；
[0078] 圖9示出了示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的裝置實 施例的結(jié)構(gòu)框圖。

【具體實施方式】
[0079] 為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實 施方式對本發(fā)明作進一步詳細的說明。
[0080] DSL(Digital Subscriber Line,數(shù)字用戶線）技術(shù)可以是指利用電話銅線上未用 的頻率，傳輸數(shù)據(jù)業(yè)務(wù)且速率可達數(shù)Mb/s的技術(shù)，這種DSL技術(shù)可以允許話音和數(shù)據(jù)同時 在同一線路上傳輸。
[0081] DSL技術(shù)從80年代發(fā)展至今，主要包括高比特率DSL(HDSL)、非對稱DSL(ADSL)、甚 高比特率DSL (VDSL)和單線對高比特率DSL (SHDSL)等多種類型。
[0082] 數(shù)字用戶線是一種在模擬線上傳輸數(shù)字信號的技術(shù)，目的可以是為了解決數(shù)據(jù)通 信的最后一公里瓶頸問題，利用現(xiàn)有的電話線實現(xiàn)終端用戶到數(shù)據(jù)網(wǎng)的接入。
[0083] 與其它的DSL技術(shù)相比，SHDSL可以有較高的對稱帶寬，典型應(yīng)用的速率為 192k-2320kb/s，在雙線對模式時最高可達4640kb/s。SHDSL結(jié)合了速率自適應(yīng)和網(wǎng)格編碼 脈沖振幅調(diào)制技術(shù)（TC-PAM)，改進了頻譜兼容性，傳輸距離更遠。SHDSL主要可以用于商業(yè) 用戶的數(shù)據(jù)接入，另外一個是用于專用網(wǎng)的互聯(lián)，可以替代現(xiàn)有的T1/E1群路連接，利用現(xiàn) 有的被覆線，實現(xiàn)經(jīng)濟，靈活和較遠距離的群路傳輸，在某些領(lǐng)域有非常廣泛的應(yīng)用。
[0084] 正因為SHDSL的優(yōu)越性，本發(fā)明實施例的核心構(gòu)思之一在于，通過FPGA完成源格 式數(shù)據(jù)與傳輸格式數(shù)據(jù)的轉(zhuǎn)換，并且，采用FPGA配置交換芯片的寄存器，擴展出多個數(shù)據(jù) 接口，從而將源格式數(shù)據(jù)通過SHDSL傳輸至多個數(shù)據(jù)接口，實現(xiàn)一點對多點的數(shù)據(jù)傳輸，進 而可以對數(shù)據(jù)接口進行檢測，定位問題的所在，提高SHDSL的多元性和全面性。
[0085] 參照圖2,示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的方法實 施例的步驟流程圖，所述SHDSL可以與現(xiàn)場可編程門陣列FPGA相連，所述FPGA可以與交 換芯片相連，所述交換芯片可以包括第一接口、第二接口和第三接口，具體可以包括如下步 驟：
[0086] 步驟201，獲取第一接口的源格式數(shù)據(jù)；所述源格式數(shù)據(jù)由第二接口發(fā)送至所述 第一接口，所述第二接口用于接收所述源格式數(shù)據(jù)；所述第一接口用于連接所述交換芯片 與所述FPGA ;
[0087] 應(yīng)用在本發(fā)明實施例中，交換芯片至少可以包括三個接口，其中，第一接口可以用 于交換芯片與FPGA (Field-Programmable Gate Array,現(xiàn)場可編程門陣列）的連接，還可以 用于接收第二接口發(fā)送的源格式數(shù)據(jù)；第二接口可以用于接收源格式數(shù)據(jù)，還可以用于發(fā) 送接收的源格式數(shù)據(jù)。
[0088] 源格式數(shù)據(jù)可以是與接口格式相同的數(shù)據(jù)。
[0089] 當源格式數(shù)據(jù)由第二接口輸入至交換芯片時，第二接口可以將源格式數(shù)據(jù)發(fā)送至 第一接口，由于第一接口可以是FPGA與交換芯片數(shù)據(jù)通信的接口，因此，當?shù)谝唤涌诮邮?到第二接口發(fā)送的源格式數(shù)據(jù)時，F(xiàn)PGA可以獲取第一接口的源格式數(shù)據(jù)。
[0090] 在本發(fā)明實施例的一種優(yōu)選示例中，所述源格式數(shù)據(jù)可以包括網(wǎng)絡(luò)MII接口格式 的數(shù)據(jù)。
[0091] 作為本發(fā)明具體應(yīng)用的一種示例，交換芯片的三個接口可以是網(wǎng)絡(luò)MII接口，因 此，源格式數(shù)據(jù)可以包括網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)。
[0092] 網(wǎng)絡(luò)MII接口即媒體獨立接口，是IEEE-802. 3定義的以太網(wǎng)行業(yè)標準。網(wǎng)絡(luò)MII 接口可以包括一個數(shù)據(jù)接口，以及一個MAC(Media Access Control,媒體訪問控制子層）和 PHY(physical layer,物理層）之間的管理接口。
[0093] 數(shù)據(jù)接口可以包括分別用于發(fā)送器和接收器的兩條獨立信道。每條信道都有自己 的數(shù)據(jù)、時鐘和控制信號。MII數(shù)據(jù)接口總共需要16個信號。
[0094] 管理接口可以是一個雙信號接口：一個是時鐘信號，另一個是數(shù)據(jù)信號。通過管理 接口，上層可以監(jiān)視和控制PHY，管理接口可以是使用SMI (Serial Management Interface, 串行管理接口）總線通過讀寫PHY的寄存器來完成管理的。
[0095] 步驟202,將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)；
[0096] 在具體實現(xiàn)中，數(shù)據(jù)的傳輸需要數(shù)據(jù)的格式與傳輸?shù)姆绞较嗥ヅ?，傳輸格式?shù)據(jù) 即與傳輸?shù)姆绞较嗥ヅ涞臄?shù)據(jù)，因此，當采用的傳輸方式與源格式數(shù)據(jù)不匹配時，需要將源 格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)。
[0097] 具體地，可以采用FPGA完成源格式數(shù)據(jù)與傳輸格式數(shù)據(jù)的轉(zhuǎn)換。
[0098] 在本發(fā)明實施例的一種優(yōu)選示例中，所述傳輸格式數(shù)據(jù)可以包括SHDSL鏈路接口 格式的數(shù)據(jù)。
[0099] 在實際應(yīng)用中，可以采用SHDSL傳輸數(shù)據(jù)，因此，傳輸格式數(shù)據(jù)可以包括SHDSL鏈 路接口格式的數(shù)據(jù)。
[0100] 作為對稱的高速數(shù)字用戶線，SHDSL以高速寬帶商用業(yè)務(wù)為主，其優(yōu)越性能主要可 以體現(xiàn)在以下幾個方面：
[0101] (1)支持對稱雙向通信與傳統(tǒng)的ADSL技術(shù)不同，SHDSL所提供的是雙向?qū)ΨQ業(yè)務(wù)。 典型的SHDSL收發(fā)器采用16級TC一PAM線路編碼，每對雙絞線可以提供從192k?2. 312Mb/ s的對稱速率，而對于擴展應(yīng)用所支持的4線捆綁傳輸模式提供相應(yīng)加倍的帶寬，這大大提 升了服務(wù)范圍，改善了服務(wù)質(zhì)量。在沒有中繼器的情況下，在性能允許的范圍內(nèi)傳輸最大可 達 2. 5 km。
[0102] (2)兼容性好，G. 991. 2標準作為數(shù)據(jù)專線設(shè)備的線路接口，提供了統(tǒng)一的接入方 案，可以和接入網(wǎng)中包括DSL技術(shù)在內(nèi)的其他傳輸技術(shù)兼容，這大大提高了傳輸距離。同時 由于標準的統(tǒng)一，推進了 SHDSL局端與終端設(shè)備的互通性測試工作，為DSL進一步發(fā)展壯大 用戶群鋪平了道路。
[0103] (3)高速傳輸，并支持可變速率管理和服務(wù)級規(guī)約SHDSL能夠自動適應(yīng)各種傳輸 速率，用戶可以方便地在各類新舊應(yīng)用模式中靈活配置，滿足用戶多樣化的需求，讓用戶能 真正享受到溝通"零距離"的樂趣。
[0104] (4)經(jīng)濟帶寬，SHDSL的對稱帶寬支持在上行和下行方向上高性能的應(yīng)用，其單線 對設(shè)計（具雙線對選項）和速率適應(yīng)能力可確保服務(wù)提供商最經(jīng)濟的利用帶寬。
[0105] (5)遠距離傳輸，干擾小由于TC-ΡΑΜ調(diào)制方式的優(yōu)點，在同樣的速率時，可得到更 長的傳輸距離；在同樣的長度時，可提高傳輸速率；在同樣的長度和速率時，可以提高信噪 比容限。
[0106] (6)性能強大，服務(wù)范圍廣。SHDSL既可以為中小型企業(yè)以及大型企業(yè)的分支機構(gòu) 提供各種全面的解決方案，滿足各種業(yè)務(wù)需求，如安全、VPN和業(yè)務(wù)延展規(guī)劃，也可以為服務(wù) 供應(yīng)商提供解決語音、視頻、視頻會議等各種集成通信問題的方案。
[0107] 在本發(fā)明實施例的一種優(yōu)選示例中，所述FPGA可以包括第一先入先出隊列FIFO 和第二先入先出隊列FIFO,所述步驟202具體可以包括以下子步驟：
[0108] 子步驟S11，將所述源格式數(shù)據(jù)劃分為一個或多個數(shù)據(jù)包；所述一個或多個數(shù)據(jù) 包包括一個或多個字節(jié)的源格式數(shù)據(jù)；
[0109] 子步驟S12,將所述一個或多個數(shù)據(jù)包依次交替存儲在所述第一先入先出隊列 FIFO和所述第二先入先出隊列FIFO中；
[0110] 子步驟S13,依次交替讀取所述第一先入先出隊列FIFO和所述第二先入先出隊列 FIFO中的數(shù)據(jù)包；
[0111] 作為本發(fā)明具體應(yīng)用的一種示例，雖然網(wǎng)絡(luò)MII接口可以與SHDSL鏈路的平均速 率匹配，但是網(wǎng)絡(luò)MII接口的突發(fā)速率要大于SHDSL鏈路，因此，可以在FPGA中使用乒乓存 儲技術(shù)實現(xiàn)網(wǎng)絡(luò)MII接口的速率和SHDSL鏈路的速率平衡。
[0112] 所謂乒乓存儲技術(shù)，可以是將數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖區(qū)可 以選擇雙口 RAM(Random Access Memory，隨機存取存儲器）或單口 RAM，F(xiàn)IF0(First Input First Output,先入先出隊列）等。
[0113] 乒乓存儲技術(shù)具體的工作流程可以包括：在第一個周期，將輸入的數(shù)據(jù)流緩存到 第一數(shù)據(jù)緩沖區(qū)；在第二個周期，通過輸入切換，將輸入的數(shù)據(jù)流緩存到第二數(shù)據(jù)緩沖區(qū)， 同時，將第一數(shù)據(jù)緩沖區(qū)緩存的第一個周期數(shù)據(jù)輸送到上位機讀取進行處理；在第三個周 期，通過再次輸入切換，將輸入的數(shù)據(jù)流緩存到第一數(shù)據(jù)緩沖區(qū)，同時，通過輸出切換，將第 二數(shù)據(jù)緩沖區(qū)緩存的第二個周期數(shù)據(jù)輸送到上位機讀取進行處理，如此循環(huán)。
[0114] 應(yīng)用于本發(fā)明實施例中，可以在FPGA中開辟兩個FIFO,分別為第一先入先出隊列 FIFO和第二先入先出隊列FIFO,可以將源格式數(shù)據(jù)劃分為一個或多個數(shù)據(jù)包，各個數(shù)據(jù)包 可以包括一個或多個字節(jié)的源格式數(shù)據(jù)，每個數(shù)據(jù)包可以包含的源格式數(shù)據(jù)的字節(jié)數(shù)，可 以根據(jù)FIFO的容量而確定。
[0115] 當FPGA接收到數(shù)據(jù)包后，首先，可以在第一個周期將數(shù)據(jù)包存入第一先入先出隊 列FIFO,然后，可以在第二個周期將數(shù)據(jù)包存入第二先入先出隊列FIFO,同時，可以讀取出 第一先入先出隊列FIFO的數(shù)據(jù)包，接著，可以在第三個周期將數(shù)據(jù)包存入第一先入先出隊 列FIFO,同時，可以讀取出第二先入先出隊列FIFO的數(shù)據(jù)包，如此循環(huán)。
[0116] 需要說明的是，MII接口傳輸數(shù)據(jù)的速率可以為12. 5MByte/s，而SHDSL鏈路接口 傳輸數(shù)據(jù)的速率可以為2Mbit/s?4Mbit/s (即256Kbyte/s?512Kbyte/s)，MII接口，以 及，SHDSL鏈路接口傳輸數(shù)據(jù)的速率與數(shù)據(jù)的格式基本無關(guān)。
[0117] MII接口并非會連續(xù)不斷的傳輸數(shù)據(jù)，也就是說，MII接口格式的數(shù)據(jù)每幀之間會 有一定的時間間隔（時間間隔約為20us，時間間隔也和選擇的交換芯片相關(guān)，但是平均速 率基本相同），因此，將時間間隔計算在內(nèi)后，MII接口傳輸數(shù)據(jù)的平均速率要小于2Mbit/ s。由于SHDSL鏈路傳輸?shù)氖荕il接口格式的數(shù)據(jù)，因此，Mil接口和SHDSL鏈路的速率可 以達到平衡。
[0118] 子步驟S14,將所述一個或多個字節(jié)的源格式數(shù)據(jù)依次轉(zhuǎn)換為幀同步信號；所述 幀同步信號構(gòu)成傳輸格式數(shù)據(jù)。
[0119] 在具體應(yīng)用中，SHDSL鏈路接口可以實現(xiàn)在DSL接口芯片中，DSL接口芯片可以為 單比特傳輸，可以通過幀同步信號實現(xiàn)字節(jié)的同步。
[0120] 交換芯片中網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)可以為半字節(jié)傳輸，即兩個時鐘周期可以接 收一個字節(jié)數(shù)據(jù)。
[0121] FPGA可以通過編程將一個或多個字節(jié)的源格式數(shù)據(jù)，即接收到的網(wǎng)絡(luò)MII接口格 式的數(shù)據(jù)轉(zhuǎn)換成滿足DSL接口芯片接口時序的數(shù)據(jù)，即幀同步信號，幀同步信號可以構(gòu)成 傳輸格式數(shù)據(jù)。
[0122] 參照圖3，示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的方法數(shù) 據(jù)格式轉(zhuǎn)換示意圖。
[0123] 如圖3所示，由于網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)可以為半字節(jié)傳輸，因此，網(wǎng)絡(luò)MII接 口格式的數(shù)據(jù)可以分為高半字節(jié)數(shù)據(jù)（例如A1、B1、C1等）和低半字節(jié)數(shù)據(jù)（例如A2、B2、 C2等），DSL接口芯片依次接收到高半字節(jié)數(shù)據(jù)和低半字節(jié)數(shù)據(jù)后，可以將高半字節(jié)數(shù)據(jù)和 低半字節(jié)數(shù)據(jù)結(jié)合，組織為傳輸格式數(shù)據(jù)（例如A、B、C等）。
[0124] 傳輸格式數(shù)據(jù)可以使用類似SLIP (Serial Line Internet Protocol,串行線路網(wǎng) 際協(xié)議）幀的形式進行傳輸，SLIP可以用于運行TCP/IP的點對點串行連接，SLIP通常可 以專門用于串行連接，有時候也可以用于撥號，使用的線路速率一般可以介于1200bps和 19. 2Kbps 之間。
[0125] SLIP可以是一個包組幀協(xié)議，定義了在串行線路上將數(shù)據(jù)包封裝成幀的一系列字 符。SLIP可以沒有提供尋址、包類型標識、錯誤檢查修正或者壓縮機制。
[0126] -種描述SLIP協(xié)議定義的巾貞格式的規(guī)則如下：
[0127] 1)、IP數(shù)據(jù)報可以以一個稱作END(OXCO)的特殊字符結(jié)束。同時，為了防止數(shù)據(jù)報 到來之前的線路噪聲被當成數(shù)據(jù)報內(nèi)容，大多數(shù)可以實現(xiàn)在數(shù)據(jù)報的開始處也傳一個END 字符（如果有線路噪聲，那么END字符將結(jié)束這份錯誤的報文。這樣當前的報文得以正確 地傳輸，而前一個錯誤報文交給上層后，會發(fā)現(xiàn)其內(nèi)容毫無意義而被丟棄）。
[0128] 2)、如果IP報文中某個字符為END，那么就可以連續(xù)傳輸兩個字節(jié)OxDB和OxDC來 取代它，如傳輸格式數(shù)據(jù)B。
[0129] 3)、如果IP報文中某個字符為SLIP的ESC字符OxDB，那么就可以連續(xù)傳輸兩個字 節(jié)OxDB和OxDD來取代它，如如傳輸格式數(shù)據(jù)D。
[0130] 本發(fā)明通過采用乒乓存儲技術(shù)將源格式數(shù)據(jù)轉(zhuǎn)換成傳輸格式數(shù)據(jù)，開辟出兩個先 入先出隊列FIFO緩存源格式數(shù)據(jù)，可以平衡網(wǎng)絡(luò)MII接口的速率和SHDSL鏈路的速率，確 保數(shù)據(jù)傳輸?shù)膶崟r性。
[0131] 步驟203,將所述傳輸格式數(shù)據(jù)傳輸至所述SHDSL上發(fā)送；
[0132] 當FPGA將源格式數(shù)據(jù)轉(zhuǎn)換成傳輸格式數(shù)據(jù)后，可以將傳輸格式數(shù)據(jù)傳輸至SHDSL 上發(fā)送，從而將源格式數(shù)據(jù)發(fā)送出去。
[0133] 步驟204,配置第三接口，所述第三接口用于接收所述第二接口發(fā)送的源格式數(shù) 據(jù)，和/或，接收所述第一接口接收的源格式數(shù)據(jù)。
[0134] 交換芯片還可以包括第三接口，第三接口可以用于接收第二接口發(fā)送的源格式數(shù) 據(jù)，和/或，第三接口可以用于接收所述第一接口接收的源格式數(shù)據(jù)，可以通過對交換芯片 的相關(guān)寄存器進行修改，配置第三接口。
[0135] 在本發(fā)明實施例的一種優(yōu)選示例中，所述交換芯片還可以包括第四接口，所述步 驟204具體可以包括以下子步驟：
[0136] 子步驟S201，在所述FPGA中創(chuàng)建N0IS軟核；
[0137] 在具體應(yīng)用中，N0IS軟核可以是基于在線可編程芯片的軟核系統(tǒng)。
[0138] 應(yīng)用于本發(fā)明實施例中，N0IS軟核可以集成在FPGA內(nèi)部，也即相當于FPGA的內(nèi) 部資源。
[0139] 子步驟S202,采用所述N0IS軟核通過第四接口配置所述第三接口的寄存器，所述 第三接口的寄存器用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收所述第一接口 接收的源格式數(shù)據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
[0140] 在實際應(yīng)用中，交換芯片還可以包括第四接口，第四接口可以用于FPGA配置交 換芯片，具體地，第四接口可以包括SPI接口（Serial Peripherallnterface，串行外設(shè)接 口），SPI接口可以是一種同步串行外設(shè)接口，可以使FPGA與交換芯片以串行方式進行通信 以交換信息。
[0141] N0IS軟核可以通過SPI接口與交換芯片通信，從而可以對交換芯片的相關(guān)寄存器 進行修改，配置第三接口對應(yīng)的寄存器，與所述第三接口相連，因此，第三接口可以接收第 二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收所述第一接口接收的源格式數(shù)據(jù)。
[0142] 本發(fā)明通過交換芯片發(fā)送源格式數(shù)據(jù)，可以將源格式數(shù)據(jù)傳輸至多個接口中，實 現(xiàn)了發(fā)送端接口的擴展，可以對發(fā)送端提供兩路網(wǎng)絡(luò)接口，進而突破了單一接口的局限性， 并且，采用FPGA配置交換芯片，實現(xiàn)了對交換芯片的靈活使用，進而給SHDSL接口數(shù)據(jù)提供 了相對寬闊的應(yīng)用空間和檢測空間，從而實現(xiàn)一點對多點的數(shù)據(jù)傳輸，進而對接口進行檢 測，定位問題的所在，提高SHDSL的多元性和全面性。
[0143] 參照圖4,示出了本發(fā)明一種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的方法實 施例的步驟流程圖，所述SHDSL可以與現(xiàn)場可編程門陣列FPGA相連，所述FPGA可以與交 換芯片相連，所述交換芯片可以包括第一接口、第二接口和第三接口，具體可以包括如下步 驟：
[0144] 步驟401，獲取所述SHDSL上的傳輸格式數(shù)據(jù)；
[0145] 在具體應(yīng)用中，通過SHDSL發(fā)送的傳輸格式數(shù)據(jù)可以傳輸?shù)浇邮斩耍現(xiàn)PGA可以經(jīng) 過DSL芯片的SHDSL鏈路接口獲取到該傳輸格式數(shù)據(jù)。
[0146] 在本發(fā)明實施例的一種優(yōu)選示例中，所述傳輸格式數(shù)據(jù)可以包括SHDSL鏈路接口 格式的數(shù)據(jù)。
[0147] 作為本發(fā)明具體應(yīng)用的一種示例，SHDSL鏈路接口格式的數(shù)據(jù)可以與SHDSL匹配， 從而傳輸格式數(shù)據(jù)可以通過SHDSL傳輸。
[0148] 步驟402,將所述傳輸格式數(shù)據(jù)轉(zhuǎn)換為源格式數(shù)據(jù)；
[0149] 在具體實現(xiàn)中，源格式數(shù)據(jù)可以依據(jù)交換芯片的接口格式確定，源格式數(shù)據(jù)可以 是與接口格式相同的數(shù)據(jù)。
[0150] 各個接口可以接收的數(shù)據(jù)需要與接口格式相同，因此，當采用不同于傳輸格式數(shù) 據(jù)的接口接收傳輸格式數(shù)據(jù)時，需要將傳輸格式數(shù)據(jù)轉(zhuǎn)換成與交換芯片的接口格式相同的 數(shù)據(jù)。
[0151] 具體地，可以采用FPGA完成源格式數(shù)據(jù)與傳輸格式數(shù)據(jù)的轉(zhuǎn)換。
[0152] 在本發(fā)明實施例的一種優(yōu)選示例中，所述源格式數(shù)據(jù)可以包括網(wǎng)絡(luò)MII接口格式 的數(shù)據(jù)。
[0153] 作為本發(fā)明具體應(yīng)用的一種示例，交換芯片的三個接口可以是網(wǎng)絡(luò)MII接口，因 此，源格式數(shù)據(jù)可以包括網(wǎng)絡(luò)MII接口格式的數(shù)據(jù)。
[0154] 在本發(fā)明實施例的一種優(yōu)選示例中，所述FPGA可以包括第一先入先出隊列FIFO 和第二先入先出隊列FIFO,所述傳輸格式數(shù)據(jù)可以包括幀同步信號，所述步驟402具體可 以包括以下子步驟：
[0155] 子步驟S301，將所述傳輸格式數(shù)據(jù)劃分為一個或多個幀同步信號；
[0156] 子步驟S302,將所述一個或多個幀同步信號依次交替存儲在所述第一先入先出隊 列FIFO和所述第二先入先出隊列FIFO中；
[0157] 子步驟S303,依次交替讀取所述第一先入先出隊列FIFO和所述第二先入先出隊 列FIFO中的幀同步信號；
[0158] 作為本發(fā)明具體應(yīng)用的一種示例，雖然網(wǎng)絡(luò)MII接口可以與SHDSL鏈路的平均速 率匹配，但是網(wǎng)絡(luò)MII接口的突發(fā)速率要大于SHDSL鏈路，因此，可以在FPGA中使用乒乓存 儲技術(shù)實現(xiàn)網(wǎng)絡(luò)MII接口的速率和SHDSL鏈路的速率平衡。
[0159] 應(yīng)用于本發(fā)明實施例中，在FPGA中開辟兩個FIFO,分別為第一先入先出隊列FIFO 和第二先入先出隊列FIFO,可以將所述傳輸格式數(shù)據(jù)劃分為一個或多個幀同步信號，各個 中貞同步信號可以包括一個或多個比特的傳輸格式數(shù)據(jù)，每個巾貞同步信號可以包含的傳輸格 式數(shù)據(jù)的比特數(shù)，可以根據(jù)FIFO的容量而確定。
[0160] 當FPGA接收到幀同步信號后，首先，可以在第一個周期將幀同步信號存入第一先 入先出隊列FIFO,然后，可以在第二個周期將幀同步信號存入第二先入先出隊列FIFO,同 時，可以讀取出第一先入先出隊列FIFO的幀同步信號，接著，可以在第三個周期將幀同步 信號存入第一先入先出隊列FIFO,同時，可以讀取出第二先入先出隊列FIFO的幀同步信 號，如此循環(huán)。
[0161] 子步驟S304,將所述一個或多個幀同步信號依次轉(zhuǎn)換為源格式數(shù)據(jù)。
[0162] 在具體應(yīng)用中，F(xiàn)PGA通過編程將一個或多個幀同步信號，即接收到的DSL接口芯 片傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成滿足MII接口芯片接口時序的數(shù)據(jù)，即可以是源格式數(shù)據(jù)。
[0163] 本發(fā)明通過采用乒乓存儲技術(shù)將傳輸格式數(shù)據(jù)轉(zhuǎn)換成源格式數(shù)據(jù)，開辟出兩個先 入先出隊列FIFO緩存?zhèn)鬏敻袷綌?shù)據(jù)，可以平衡網(wǎng)絡(luò)MII接口的速率和SHDSL鏈路的速率， 確保數(shù)據(jù)傳輸?shù)膶崟r性。
[0164] 步驟403,將所述源格式數(shù)據(jù)發(fā)送至第一接口；其中，所述第一接口用于連接所述 交換芯片與所述FPGA;所述交換芯片用于采用第二接口接收所述第一接口發(fā)送的源格式 數(shù)據(jù)；
[0165] 在具體實現(xiàn)中，接收端的交換芯片至少可以包括三個接口，其中，第一接口可以用 于交換芯片連接FPGA，還可以用于接收FPGA發(fā)送的源格式數(shù)據(jù)；第二接口可以用于接收第 一接口發(fā)送的源格式數(shù)據(jù)。
[0166] 當FPGA完成傳輸格式數(shù)據(jù)與源格式數(shù)據(jù)的轉(zhuǎn)換時，可以將源格式數(shù)據(jù)發(fā)送至交 換芯片的第一接口，第一接口可以將源格式數(shù)據(jù)發(fā)送到交換芯片的第二接口。
[0167] 步驟404,配置第三接口，所述第三接口用于接收所述第二接口接收的源格式數(shù) 據(jù)，和/或，接收所述第一接口發(fā)送的源格式數(shù)據(jù)。
[0168] 交換芯片還可以包括第三接口，第三接口可以用于接收第二接口接收的源格式數(shù) 據(jù)，可以通過對交換芯片的相關(guān)寄存器進行修改，配置第三接口。
[0169] 在本發(fā)明實施例的一種優(yōu)選示例中，所述交換芯片還可以包括第四接口，所述步 驟404具體可以包括以下子步驟：
[0170] 子步驟S401，在所述FPGA中創(chuàng)建N0IS軟核；
[0171] 在具體應(yīng)用中，N0IS軟核可以是Altera公司開發(fā)的基于在線可編程芯片的軟核 系統(tǒng)。
[0172] 應(yīng)用在本發(fā)明實施例中，N0IS軟核可以集成在FPGA內(nèi)部，也即相當于FPGA的內(nèi) 部資源。
[0173] 子步驟S402,采用所述N0IS軟核通過第四接口配置第三接口的寄存器，所述第三 接口的寄存器用于接收所述第二接口接收的源格式數(shù)據(jù)，和/或，所述第三接口的寄存器 用于接收所述第一接口發(fā)送的源格式數(shù)據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
[0174] 在實際應(yīng)用中，交換芯片還可以包括第四接口，第四接口可以用于FPGA配置交換 芯片，具體地，第四接口可以包括SPI接口，可以采用SPI接口作為配置接口。
[0175] N0IS軟核可以通過SPI接口與交換芯片通信，從而可以對交換芯片的相關(guān)寄存器 進行修改，配置第三接口的寄存器，所述第三接口的寄存器用于接收所述第二接口接收的 源格式數(shù)據(jù)，和/或，用于接收所述第一接口發(fā)送的源格式數(shù)據(jù)，因此，第三接口可以接收 第二接口接收的源格式數(shù)據(jù)，和/或，接收第一接口發(fā)送的源格式數(shù)據(jù)。
[0176] 應(yīng)用于本發(fā)明實施例中，交換芯片可以包括三個相同的寄存器，分別為寄存器 17 (0x11)、寄存器33 (0x21)和寄存器49 (0x31)，依次分別對應(yīng)第一接口、第二接口和第三 接口，寄存器上各個比特的定義如下表1所示：
[0177]

【權(quán)利要求】
1. 一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的方法，其特征在于，所述SHDSL與現(xiàn) 場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交換芯片包括第一接口、第二 接口和第三接口，所述方法包括： 獲取第一接口的源格式數(shù)據(jù)；所述源格式數(shù)據(jù)由第二接口發(fā)送至所述第一接口，所述 第二接口用于接收所述源格式數(shù)據(jù)；所述第一接口用于連接所述交換芯片與所述FPGA ; 將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)； 將所述傳輸格式數(shù)據(jù)傳輸至所述SHDSL上發(fā)送； 配置第三接口，所述第三接口用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收 所述第一接口接收的源格式數(shù)據(jù)。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述FPGA包括第一先入先出隊列FIFO和 第二先入先出隊列FIFO,所述將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)的步驟包括： 將所述源格式數(shù)據(jù)劃分為一個或多個數(shù)據(jù)包；所述一個或多個數(shù)據(jù)包包括一個或多個 字節(jié)的源格式數(shù)據(jù)； 將所述一個或多個數(shù)據(jù)包依次交替存儲在所述第一先入先出隊列FIFO和所述第二先 入先出隊列FIFO中； 依次交替讀取所述第一先入先出隊列FIFO和所述第二先入先出隊列FIFO中的數(shù)據(jù) 包； 將所述一個或多個字節(jié)的源格式數(shù)據(jù)依次轉(zhuǎn)換為幀同步信號；所述幀同步信號構(gòu)成傳 輸格式數(shù)據(jù)。
3. 根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述交換芯片還包括第四接口，所述 配置第三接口的步驟包括： 在所述FPGA中創(chuàng)建N0IS軟核； 采用所述N0IS軟核通過第四接口配置所述第三接口的寄存器，所述第三接口的寄存 器用于接收所述第二接口發(fā)送的源格式數(shù)據(jù)，和/或，接收所述第一接口接收的源格式數(shù) 據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述源格式數(shù)據(jù)包括網(wǎng)絡(luò)MII接口格式的 數(shù)據(jù)，所述傳輸格式數(shù)據(jù)包括SHDSL鏈路接口格式的數(shù)據(jù)。
5. -種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的方法，其特征在于，所述SHDSL與現(xiàn) 場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交換芯片包括第一接口、第二 接口和第三接口，所述方法包括： 獲取所述SHDSL上的傳輸格式數(shù)據(jù)； 將所述傳輸格式數(shù)據(jù)轉(zhuǎn)換為源格式數(shù)據(jù)； 將所述源格式數(shù)據(jù)發(fā)送至第一接口；其中，所述第一接口用于連接所述交換芯片與所 述FPGA ;所述交換芯片用于采用第二接口接收所述第一接口發(fā)送的源格式數(shù)據(jù)； 配置第三接口，所述第三接口用于接收所述第二接口接收的源格式數(shù)據(jù)，和/或，接收 所述第一接口發(fā)送的源格式數(shù)據(jù)。
6. 根據(jù)權(quán)利要求5所述的方法，其特征在于，所述FPGA包括第一先入先出隊列FIFO和 第二先入先出隊列FIFO,所述傳輸格式數(shù)據(jù)包括幀同步信號，所述將所述傳輸格式數(shù)據(jù)轉(zhuǎn) 換為源格式數(shù)據(jù)的步驟包括： 將所述傳輸格式數(shù)據(jù)劃分為一個或多個幀同步信號； 將所述一個或多個幀同步信號依次交替存儲在所述第一先入先出隊列FIFO和所述第 二先入先出隊列FIFO中； 依次交替讀取所述第一先入先出隊列FIFO和所述第二先入先出隊列FIFO中的幀同步 信號； 將所述一個或多個幀同步信號轉(zhuǎn)換為源格式數(shù)據(jù)。
7. 根據(jù)權(quán)利要求5或6所述的方法，其特征在于，所述交換芯片還包括第四接口，所述 配置第三接口接收所述第二接口接收的源格式數(shù)據(jù)的步驟包括： 在所述FPGA中創(chuàng)建N0IS軟核； 采用所述N0IS軟核通過第四接口配置所述第三接口的寄存器，所述第三接口的寄存 器用于接收所述第二接口接收的源格式數(shù)據(jù)，和/或，接收所述第一接口發(fā)送的源格式數(shù) 據(jù)，所述第四接口包括串行外設(shè)接口 SPI。
8. 根據(jù)權(quán)利要求7所述的方法，其特征在于，所述源格式數(shù)據(jù)包括網(wǎng)絡(luò)MII接口格式的 數(shù)據(jù)，所述傳輸格式數(shù)據(jù)包括SHDSL鏈路接口格式的數(shù)據(jù)。
9. 一種基于對稱高速數(shù)字用戶線SHDSL發(fā)送數(shù)據(jù)的裝置，其特征在于，所述SHDSL與現(xiàn) 場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交換芯片包括第一接口、第二 接口和第三接口，所述裝置包括： 源格式數(shù)據(jù)獲取模塊，用于獲取第一接口的源格式數(shù)據(jù)；所述源格式數(shù)據(jù)由第二接口 發(fā)送至所述第一接口，所述第二接口用于接收所述源格式數(shù)據(jù)；所述第一接口用于連接所 述交換芯片與所述FPGA ; 源格式數(shù)據(jù)轉(zhuǎn)換模塊，用于將所述源格式數(shù)據(jù)轉(zhuǎn)換為傳輸格式數(shù)據(jù)； 數(shù)據(jù)傳輸模塊，用于將所述傳輸格式數(shù)據(jù)傳輸至所述SHDSL上發(fā)送； 發(fā)送數(shù)據(jù)檢測接口配置模塊，用于配置第三接口，所述第三接口用于接收所述第二接 口發(fā)送的源格式數(shù)據(jù)。
10. -種基于對稱高速數(shù)字用戶線SHDSL接收數(shù)據(jù)的裝置，其特征在于，所述SHDSL與 現(xiàn)場可編程門陣列FPGA相連，所述FPGA與交換芯片相連，所述交換芯片包括第一接口、第 二接口和第三接口，所述裝置包括： 傳輸格式數(shù)據(jù)獲取模塊，用于獲取所述SHDSL上的傳輸格式數(shù)據(jù)； 傳輸格式數(shù)據(jù)轉(zhuǎn)換模塊，用于將所述傳輸格式數(shù)據(jù)轉(zhuǎn)換為源格式數(shù)據(jù)； 源格式數(shù)據(jù)發(fā)送模塊，用于將所述源格式數(shù)據(jù)發(fā)送至第一接口；其中，所述第一接口用 于連接所述交換芯片與所述FPGA ;所述交換芯片用于采用第二接口接收所述第一接口的 源格式數(shù)據(jù)； 接收數(shù)據(jù)檢測接口配置模塊，用于配置第三接口，所述第三接口用于接收所述第二接 口接收的源格式數(shù)據(jù)。
【文檔編號】H04M11/06GK104243347SQ201410415585
【公開日】2014年12月24日 申請日期:2014年8月21日 優(yōu)先權(quán)日:2014年8月21日
【發(fā)明者】崔丹, 劉慶, 孫煥鵬, 鄧明亮 申請人:中國航天科工集團第四研究院指揮自動化技術(shù)研發(fā)與應(yīng)用中心