基于cvqkd系統(tǒng)的fpga數(shù)據(jù)同步采集方法及系統(tǒng)的制作方法
【專利摘要】本發(fā)明提供一種基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法及系統(tǒng)，包括步驟：步驟1：時鐘同步；步驟2：峰值采樣；步驟3：接收端FPGA板卡根據(jù)發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式在位同步段進行位單元搜索，以進行位同步；步驟4：尋找?guī)蕉?，進行幀同步，來作為判定通信數(shù)據(jù)接收的開始。本發(fā)明主要集中在Bob端接收數(shù)據(jù)同步采集方法的實現(xiàn)上，具有簡單，高效等特點，在CVQKD系統(tǒng)中具有很好的應用前景。
【專利說明】基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法及系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及接收數(shù)據(jù)處理技術(shù)，涉及一種FPGA數(shù)據(jù)同步采集方法，尤其是一項基于高速連續(xù)變量量子密鑰分發(fā)(CVQKD)系統(tǒng)而設(shè)計的接收數(shù)據(jù)處理技術(shù)。

【背景技術(shù)】
[0002]連續(xù)變量量子密鑰分發(fā)是有別于傳統(tǒng)通信的一項技術(shù)，其主要利用測不準原理和量子態(tài)不可克隆定理來實現(xiàn)通信的無條件安全。相比于離散變量量子密鑰分發(fā)技術(shù)，連續(xù)變量量子密鑰分發(fā)因其具有更高的通信速率而吸引了許多科研人員參與研究。
[0003]連續(xù)變量量子密鑰分發(fā)系統(tǒng)主要包含發(fā)送端(Alice端)，光路，接收端(Bob端)，時鐘控制四部分。Alice端可以通過驅(qū)動程序來控制FPGA對數(shù)據(jù)的高斯調(diào)制，解調(diào)等操作，而Bob端主要是完成對數(shù)據(jù)的接收以及一些后處理操作。數(shù)據(jù)接收是密鑰分發(fā)系統(tǒng)控制模塊中非常重要的一個環(huán)節(jié)，設(shè)計一種高效且穩(wěn)定的數(shù)據(jù)同步采集方法顯得尤為重要。


【發(fā)明內(nèi)容】

[0004]針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明的目的是提供一種基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，基于高速連續(xù)變量量子密鑰分發(fā)(CVQKD)系統(tǒng)而設(shè)計，其中，連續(xù)變量量子密鑰分發(fā)技術(shù)因其具有物理上無條件安全等優(yōu)點而成為通信技術(shù)的一個重要分支，而作為底層的硬件實現(xiàn)，F(xiàn)PGA因其具有速度快，應用靈活等優(yōu)點而成為高速系統(tǒng)控制模塊中非常重要的一部分。
[0005]根據(jù)本發(fā)明提供的一種基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，包括如下步驟:
[0006]步驟1:由時鐘板卡產(chǎn)生兩路時鐘信號，其中的一路時鐘信號直接傳給發(fā)送端FPGA板卡，其中的另一路時鐘信號經(jīng)光路傳給接收端FPGA板卡，使得發(fā)送端FPGA板卡與接收端FPGA板卡時鐘同步；
[0007]步驟2:接收端FPGA板卡ADC以發(fā)送端FPGA板卡DAC的M倍頻進行峰值采樣，以確定采用峰值點位置并采樣輸出，接收端FPGA板卡ADC采樣輸出數(shù)據(jù)率和發(fā)送端FPGA板卡DAC的輸出數(shù)據(jù)率一樣；其中，M為大于等于2的整數(shù)；
[0008]步驟3:接收端FPGA板卡根據(jù)發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式在位同步段進行位單元搜索，以進行位同步；
[0009]步驟4:接收端FPGA板卡根據(jù)發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式尋找?guī)蕉危M行幀同步，來作為判定通信數(shù)據(jù)接收的開始；
[0010]其中，所述發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式，由依次的位同步段、幀同步段以及通信數(shù)據(jù)三部分組成，位同步段由多個位單元構(gòu)成，位單元由依次的多個交替和多個平坡組成，幀同步段由多個交替組成；
[0011]其中，所述交替是指具有電壓差值為V的一個階梯，所述平坡是指具有連續(xù)恒定等幅的某一電平νω
[0012]優(yōu)選地，所述步驟I，具體地:
[0013]發(fā)送端FPGA板卡與接收端FPGA板卡是同源的，以確保數(shù)據(jù)的同步接收；
[0014]所述另一路時鐘信號從發(fā)送端FPGA板卡輸出，經(jīng)發(fā)送端的光電轉(zhuǎn)換器由電信號轉(zhuǎn)換成光信號，經(jīng)過光纖到達接收端，然后經(jīng)接收端的光電轉(zhuǎn)換器由光信號轉(zhuǎn)換成電信號傳給接收端的FPGA板卡做時鐘同步信號。
[0015]優(yōu)選地，在發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式中:
[0016]位單元由256個交替和256個平坡組成，在位同步段內(nèi)位單元重復1024次；
[0017]位單元搜索從當前組數(shù)據(jù)的第一個位單元開始，直到當前組數(shù)據(jù)的最后一個位單元，若尋找到一次位單元，即位同步成功，否則位同步失??；
[0018]位同步成功則進入步驟4進行幀同步段尋找，否則取消當前組通信數(shù)據(jù)的接收，進入下一組通信數(shù)據(jù)的位同步。
[0019]優(yōu)選地，交替的差值可以設(shè)置，若Vl代表高電平，V2代表低電平，則Vl_V2>a時才認為是一個交替，其中a為預先設(shè)置的閾值。
[0020]優(yōu)選地，在發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式中:
[0021]幀同步段由512個交替組成；
[0022]幀同步段尋找成功則進入當前組通信數(shù)據(jù)的接收，否則取消當前組通信數(shù)據(jù)的接收，進入下一組通信數(shù)據(jù)的位同步和幀同步。
[0023]優(yōu)選地，為了提高幀同步的成功率，預先設(shè)置一個K值，即每次搜索到512*K個交替則判定為幀同步段尋找成功，其中0.5〈Κ〈1。
[0024]優(yōu)選地，K取值為0.75。
[0025]優(yōu)選地，M取值為10。
[0026]優(yōu)選地，所述峰值采樣為采集數(shù)據(jù)脈沖的峰值，統(tǒng)計并記錄采樣峰值點位置，其中，采樣峰值點位置通過統(tǒng)計的結(jié)果確定，即統(tǒng)計每個脈沖的峰值點出現(xiàn)在M個位置點上的哪個位置點，然后將M個位置點中出現(xiàn)峰值點最多的位置點或出現(xiàn)峰值點最多的位置點之一，確定為采樣峰值點位置。
[0027]根據(jù)本發(fā)明提供的一種基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集系統(tǒng)，所述基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集系統(tǒng)采用上述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法。
[0028]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下的有益效果:
[0029]1、本發(fā)明基于連續(xù)變量密鑰分發(fā)系統(tǒng)構(gòu)造的特定格式的數(shù)據(jù)，設(shè)計出了接收數(shù)據(jù)處理方法。首先，Alice端構(gòu)造具有特殊格式的位幀數(shù)據(jù)，接著對位幀數(shù)據(jù)進行高斯調(diào)制，然后通過光路發(fā)送給Bob端，Bob端按著Alice端構(gòu)造的數(shù)據(jù)格式對數(shù)據(jù)進行接收。
[0030]2、本發(fā)明主要集中在Bob端接收數(shù)據(jù)同步采集方法的實現(xiàn)上，具有簡單，高效等特點，在CVQKD系統(tǒng)中具有很好的應用前景。

【專利附圖】

【附圖說明】
[0031]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯:
[0032]圖1為本發(fā)明時鐘系統(tǒng)結(jié)構(gòu)圖。
[0033]圖2為本發(fā)明10倍采樣示意圖。
[0034]圖3為本發(fā)明中位、幀同步段結(jié)構(gòu)圖。
[0035]圖中:
[0036]SYN_CLK_IN表示FPGA板卡的時鐘輸入信號
[0037]SYN_CLK_0UT表示FPGA板卡的時鐘輸出信號
[0038]DAC表示數(shù)模轉(zhuǎn)換器
[0039]ADC表示模數(shù)轉(zhuǎn)換器

【具體實施方式】
[0040]下面結(jié)合具體實施例對本發(fā)明進行詳細說明。以下實施例將有助于本領(lǐng)域的技術(shù)人員進一步理解本發(fā)明，但不以任何形式限制本發(fā)明。應當指出的是，對本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進。這些都屬于本發(fā)明的保護范圍。
[0041]本發(fā)明提供了一種基于連續(xù)變量量子密鑰分發(fā)系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，包括以下幾個步驟:峰值采樣，位同步以及幀同步。發(fā)送端(Alice端)發(fā)送一串特定格式的數(shù)據(jù)，該數(shù)據(jù)由位同步段，幀同步段及隨機數(shù)(即通信數(shù)據(jù))組成。Alice端發(fā)送的數(shù)據(jù)經(jīng)光路傳給接收端(Bob端)。Bob端的FPGA板卡(FPGA_B板卡)首先對數(shù)據(jù)進行峰值采樣，確定脈沖的峰值點，為位幀同步做準備；接著FPGA_B板卡按照特定的位同步段格式搜索位同步段，位同步成功后進行幀同步段的尋找，根據(jù)幀同步來判定有效通信數(shù)據(jù)的接收。本發(fā)明具有簡單，高效，應用范圍廣等優(yōu)點。
[0042]具體地，本發(fā)明通過對接收數(shù)據(jù)進行峰值采樣，位同步，幀同步來達到數(shù)據(jù)接收的目的。為達到該目的，具體技術(shù)方案如下:
[0043]在實際的連續(xù)變量量子密鑰分發(fā)系統(tǒng)中，時鐘同步是發(fā)送數(shù)據(jù)和接收數(shù)據(jù)同步的基礎(chǔ)，這要求采用同源的時鐘信號同時控制Alice端和Bob端的FPGA板卡。實驗中，有兩種時鐘同步方案,第一種方案由Alice端的時鐘板卡產(chǎn)生時鐘信號，一路直接給Alice端的FPGA_A板卡(為了敘述方便，Alice端的FPGA板卡稱為FPGA_A板卡，Bob端的FPGA板卡稱為FPGA_B板卡)作為時鐘信號，另一路從Alice端的時鐘端口輸出經(jīng)過光電轉(zhuǎn)換器轉(zhuǎn)換成光信號加載到中心波長為1310nm光纖上,再經(jīng)Bob端的光電轉(zhuǎn)換器轉(zhuǎn)換成電脈沖信號供給Bob端的FPGA_B板卡作為同步時鐘信號。第二種方案是由AWG產(chǎn)生時鐘信號，一路傳給Alice端的FPGA_A板卡,另一路傳給Bob端的FPGA_B板卡,兩種方案的原理是一樣的,從實用性的角度考慮，兩者有一些區(qū)別，本發(fā)明的實驗系統(tǒng)采用第一種方案。
[0044]Alice和Bob兩端的時鐘達到同步之后，接下來的數(shù)據(jù)同步采集方法包括以下步驟:
[0045](I)由時鐘脈沖觸發(fā)去采集每一個數(shù)據(jù)脈沖的峰值
[0046]接收數(shù)據(jù)時，首先應該進行峰值采樣，及確定數(shù)據(jù)脈沖的峰值點，然后才能進行位幀同步。實驗系統(tǒng)的時鐘頻率為25M，Alice端DAC的工作頻率為25M，而Bob端ADC的工作頻率為250M，保持了 1:10的關(guān)系。為了控制Alice端和Bob端的DAC和ADC的工作頻率的比例關(guān)系，F(xiàn)PGA板卡中的PLL會進行相應的配置達到所需的參數(shù)要求。工作頻率保持1:10的關(guān)系是為了確保Bob端以10倍的速率去采集數(shù)據(jù)，即從每一個脈沖中采集10個點。從實際的系統(tǒng)角度考慮，由于光路存在各種噪聲，從Alice端發(fā)送的數(shù)據(jù)經(jīng)光路傳到Bob端后其波形無論在幅度，還是相位都會產(chǎn)生微小的“變形”，為了能夠正確的采集到峰值點，此采樣過程采用統(tǒng)計學原理來確定峰值點位置。假設(shè)從第I個脈沖采集到10個點，在第五個點采到峰值點，第2個脈沖在第六個點采到峰值點，第3個脈沖又在第五個點采到峰值點……第N個脈沖在第七個點采到峰值點。從這些脈沖采集到的峰值點中統(tǒng)計出現(xiàn)峰值最多的位置點，把這個點作為峰值采集點并存儲下來。由于時鐘是同源的，峰值采樣確保了收發(fā)雙方數(shù)據(jù)率的同步，為位幀同步做好準備。
[0047](2)搜索位同步段
[0048]確定完峰值點，F(xiàn)PGA進入位同步階段。本實施系統(tǒng)中發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式由依次的位同步段、幀同步段以及隨機數(shù)三部分組成。其中位同步段由1024個基本單元N(即位單元)組成，而位單元依次由256個交替和256個平坡組成。位同步段后面是幀同步段的格式。搜索位同步段是為了使調(diào)制方式準確的施加到后續(xù)的隨機數(shù)(即通信數(shù)據(jù))上，如果位同步段沒對齊，或者尋找錯誤(不是在1024N中找到)，就會產(chǎn)生龐大的數(shù)據(jù)錯誤，嚴重影響通信的數(shù)據(jù)接收。
[0049](3)尋找?guī)蕉?br> [0050]位同步成功后，接著進行幀同步。幀同步段由512個交替組成。如同搜索位同步段一樣，幀同步段的尋找按著512個交替進行，為了區(qū)分位同步段和幀同步段，幀同步段中沒有設(shè)計平坡。
[0051]由上述介紹的數(shù)據(jù)格式可知，幀同步段后面接的是要發(fā)送的信息數(shù)據(jù)，所以幀同步是用來判定第一位數(shù)據(jù)的位置。幀同步成功意味著FPGA板卡將開始接收數(shù)據(jù)。
[0052]通過以上步驟設(shè)計的數(shù)據(jù)同步采集方法能有效的完成對數(shù)據(jù)的接收，為連續(xù)變量量子密碼通信系統(tǒng)的實現(xiàn)奠定了基礎(chǔ)，具有很好的應用前景。
[0053]更為具體地，如圖1所示，時鐘系統(tǒng)結(jié)構(gòu)圖給出了接收端數(shù)據(jù)同步采集方法的時鐘要求，此要求必要保證Alice端的DAC的工作頻率和Bob端ADC的工作頻率保持1:10的關(guān)系，確保峰值采樣時以10倍頻采集脈沖峰值。時鐘同步是收發(fā)雙發(fā)數(shù)據(jù)同步的前提，由于FPGA_A板卡和FPGA_B板卡都是同源的，這就確保了時鐘頻率同步。下面通過三個步驟實現(xiàn)方法:
[0054](I)峰值采樣過程
[0055]此采樣過程采用統(tǒng)計學原理來確定峰值點位置。其峰值采樣示意圖如圖2所示:假設(shè)從第I個脈沖采集到10個點，在第五個點采到峰值點，第2個脈沖在第六個點采到峰值點，第3個脈沖又在第五個點采到峰值點……第N個脈沖在第七個點采到峰值點。從這些脈沖采集到的峰值點中統(tǒng)計出現(xiàn)峰值最多的位置點，把這個點作為峰值采集點并存儲下來。值得注意的是，峰值采樣需要設(shè)定一個閥值來限制采樣的難易程度，這個閥值是可調(diào)的，當設(shè)定一個閥值時，只有當采樣高于閥值時才把值存入FIFO中，并進行冒泡排序，確定一個數(shù)據(jù)脈沖的峰值點。
[0056]下面以IG的ADC采樣為例，從ADC通道采集進來的物理數(shù)據(jù)為lG*8bit，經(jīng)過頻率變換將數(shù)據(jù)變換為100M*80bit。在峰值采樣過程中，F(xiàn)PGA將80bit數(shù)據(jù)分成10個點，每個點Sbit數(shù)據(jù)，然后對著10個點進行冒泡排序，并記錄下出現(xiàn)峰值點的位置，存儲在寄存器中。FPGA會連續(xù)采集1024個有效數(shù)據(jù)，并把成為峰值的位置記錄下來，最終根據(jù)統(tǒng)計的結(jié)果把成為峰值最多的位置點作為峰值采樣點。
[0057](2)尋找位同步段
[0058]根據(jù)
【發(fā)明內(nèi)容】
中位同步方案，結(jié)合位幀同步段結(jié)構(gòu)圖，F(xiàn)PGA會做如下處理:
[0059]首先，搜索第一個位單元N，即尋找256個交替加256個平坡。如果第一個位單元搜索失敗，接著搜索下一個位單元，直到尋找到位單元。
[0060]需要強調(diào)的是，硬件實施時，F(xiàn)PGA會設(shè)置高電平為Oxff，低電平為0x00，而平坡為0x80。如上所述，如果沒有搜索到位單元，即1024組同步段全部同步失敗，就判定取消這一組通信數(shù)據(jù)的接收，進入下一組通信數(shù)據(jù)的位同步段搜索。圖3中的Vl和V2代表一個交替，交替的差值可以設(shè)置，即(Vl-V2)>a時才認為是一個交替。
[0061]由于硬件設(shè)備的某些缺陷，可能每次搜索到的交替和平坡并不是256個，這就使得FPGA很難確認位同步。基于此，位同步段中重復2014次其基本位單元N，使得FPGA正確尋找位同步段的概率大大增加。在這1024組N中，只要正確搜索到一次位同步段，就判定位同步成功，無論接下來的采樣值是否正確，F(xiàn)PGA將會按著位單元N的格式往后數(shù)，直到進入下一個階段一幀同步。
[0062](3)搜索幀同步段
[0063]位同步成功后，F(xiàn)PGA將進行幀同步。幀同步段的搜索跟位同步相似，區(qū)別在于數(shù)據(jù)格式的差別。按著構(gòu)造的幀同步段，F(xiàn)PGA將搜索512個交替。
[0064]同樣由于物理線路的不可靠，F(xiàn)PGA可能很難每次都搜索到512次交替，為了解決這個問題，可以設(shè)置一個K值，即每次搜索512*K個交替，K的取值范圍為0.5〈Κ〈1，Κ取0.5時，512*Κ = 256，F(xiàn)PGA會認為位還未結(jié)束，所以K必須大于0.5。此實施系統(tǒng)將K設(shè)置為0.75，0.75是多次實驗的一個經(jīng)驗值。這樣既不會錯把位同步段當作幀頭，也不會因為線路導致的誤碼而搜索不到512個交替。
[0065]其硬件實現(xiàn)為=Alice端發(fā)送一組512位交錯的Oxff與0x00作為“幀頭”，Bob端檢測并比較到底電平的差值，如果發(fā)現(xiàn)512*0.75，即384個交錯位，就判定幀同步成功。幀同步段并沒有像位單元那樣發(fā)送1024組，所以在短時間內(nèi)如果沒有尋找到幀頭，就判定幀同步失敗，取消這組通信數(shù)據(jù)的接收。
[0066]以上對本發(fā)明的具體實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，本領(lǐng)域技術(shù)人員可以在權(quán)利要求的范圍內(nèi)做出各種變形或修改，這并不影響本發(fā)明的實質(zhì)內(nèi)容。
【權(quán)利要求】
1.一種基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，包括如下步驟: 步驟1:由時鐘板卡產(chǎn)生兩路時鐘信號，其中的一路時鐘信號直接傳給發(fā)送端FPGA板卡，其中的另一路時鐘信號經(jīng)光路傳給接收端FPGA板卡，使得發(fā)送端FPGA板卡與接收端FPGA板卡時鐘同步； 步驟2:接收端FPGA板卡ADC以發(fā)送端FPGA板卡DAC的M倍頻進行峰值采樣，以確定采用峰值點位置并采樣輸出，接收端FPGA板卡ADC采樣輸出數(shù)據(jù)率和發(fā)送端FPGA板卡DAC的輸出數(shù)據(jù)率一樣；其中，M為大于等于2的整數(shù)； 步驟3:接收端FPGA板卡根據(jù)發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式在位同步段進行位單元搜索，以進行位同步； 步驟4:接收端FPGA板卡根據(jù)發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式尋找?guī)蕉?，進行幀同步，來作為判定通信數(shù)據(jù)接收的開始； 其中，所述發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式，由依次的位同步段、幀同步段以及通信數(shù)據(jù)三部分組成,位同步段由多個位單元構(gòu)成,位單元由依次的多個交替和多個平坡組成，幀同步段由多個交替組成； 其中，所述交替是指具有電壓差值為V的一個階梯，所述平坡是指具有連續(xù)恒定等幅的某一電平νω。
2.根據(jù)權(quán)利要求1所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，所述步驟1，具體地: 發(fā)送端FPGA板卡與接收端FPGA板卡是同源的，以確保數(shù)據(jù)的同步接收； 所述另一路時鐘信號從發(fā)送端FPGA板卡輸出，經(jīng)發(fā)送端的光電轉(zhuǎn)換器由電信號轉(zhuǎn)換成光信號，經(jīng)過光纖到達接收端，然后經(jīng)接收端的光電轉(zhuǎn)換器由光信號轉(zhuǎn)換成電信號傳給接收端的FPGA板卡做時鐘同步信號。
3.根據(jù)權(quán)利要求1所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，在發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式中: 位單元由256個交替和256個平坡組成，在位同步段內(nèi)位單元重復1024次； 位單元搜索從當前組數(shù)據(jù)的第一個位單元開始，直到當前組數(shù)據(jù)的最后一個位單元，若尋找到一次位單元，即位同步成功，否則位同步失??； 位同步成功則進入步驟4進行幀同步段尋找，否則取消當前組通信數(shù)據(jù)的接收，進入下一組通信數(shù)據(jù)的位同步。
4.根據(jù)權(quán)利要求3所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，交替的差值能夠設(shè)置，若Vl代表高電平，V2代表低電平，則Vl_V2>a時才認為是一個交替，其中a為設(shè)定的閾值。
5.根據(jù)權(quán)利要求1所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，在發(fā)送端FPGA板卡構(gòu)造的數(shù)據(jù)格式中: 幀同步段由512個交替組成； 幀同步段尋找成功則進入當前組通信數(shù)據(jù)的接收，否則取消當前組通信數(shù)據(jù)的接收，進入下一組通信數(shù)據(jù)的位同步和幀同步。
6.根據(jù)權(quán)利要求5所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，為了提高幀同步的成功率，預先設(shè)置一個K值，即每次搜索到512*K個交替則判定為幀同步段尋找成功，其中0.5〈K〈1。
7.根據(jù)權(quán)利要求6所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，K取值為0.75。
8.根據(jù)權(quán)利要求1所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，M取值為10。
9.根據(jù)權(quán)利要求1所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法，其特征在于，所述峰值采樣為采集數(shù)據(jù)脈沖的峰值，統(tǒng)計并記錄采樣峰值點位置，其中，采樣峰值點位置通過統(tǒng)計的結(jié)果確定，即統(tǒng)計每個脈沖的峰值點出現(xiàn)在M個位置點上的哪個位置點，然后將M個位置點中出現(xiàn)峰值點最多的位置點或出現(xiàn)峰值點最多的位置點之一，確定為采樣峰值點位置。
10.一種基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集系統(tǒng)，其特征在于，所述基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集系統(tǒng)采用權(quán)利要求1至9中任一項所述的基于CVQKD系統(tǒng)的FPGA數(shù)據(jù)同步采集方法。
【文檔編號】H04L27/26GK104410598SQ201410692098
【公開日】2015年3月11日 申請日期:2014年11月25日 優(yōu)先權(quán)日:2014年11月25日
【發(fā)明者】方雙紅, 曾貴華, 彭進業(yè), 黃鵬, 曹正文, 汪超, 唐文哲 申請人:上海交通大學