圖像鏈路加密、解密裝置及圖像鏈路加密傳輸系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型提供一種圖像鏈路加密裝置，其特征在于，包括：內(nèi)存緩沖器、分塊讀寫單元、整幀讀取單元和并行加密單元；內(nèi)存緩沖器用于接收和緩存圖像幀，并且劃分至少兩個(gè)地址塊；分塊讀寫單元用于分別對(duì)所述至少兩個(gè)地址塊進(jìn)行讀寫；并行加密單元用于對(duì)從所述至少兩個(gè)地址塊讀入的數(shù)據(jù)進(jìn)行并行加密，并將加密后的數(shù)據(jù)分別寫入相應(yīng)的地址塊；整幀讀取單元用于讀取所述內(nèi)存緩沖器中緩存所述圖像幀的地址區(qū)域并輸出加密后的整幀圖像。本實(shí)用新型還提供了相應(yīng)的圖像鏈路解密裝置及圖像鏈路加密傳輸系統(tǒng)。本實(shí)用新型能夠使用位數(shù)較低、時(shí)鐘頻率較低的通用FPGA實(shí)現(xiàn)每秒數(shù)據(jù)量較大的圖像數(shù)據(jù)流的鏈路加密、解密，成本低廉，且安全性高。
【專利說(shuō)明】圖像鏈路加密、解密裝置及圖像鏈路加密傳輸系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及圖像處理和信息安全【技術(shù)領(lǐng)域】，具體地說(shuō)，本實(shí)用新型涉及一種圖像鏈路加密、解密裝置及圖像鏈路加密傳輸系統(tǒng)。
[0002]

【背景技術(shù)】
[0003]在目前的市場(chǎng)上，HDCP是一種常用的圖像鏈路加密方法。圖1示出了 HDCP技術(shù)的原理，參考圖1所示，HDCP技術(shù)中，在發(fā)送之前先做密文握手，如果握手不成功，則不發(fā)送圖像信號(hào)；如果握手成功，則發(fā)送明文圖像信號(hào)。HDCP技術(shù)實(shí)現(xiàn)上較為簡(jiǎn)單，但其圖像數(shù)據(jù)在傳輸層中永遠(yuǎn)是明文傳輸?shù)?，很容易被截獲，因此安全性較低。
[0004]現(xiàn)有的另一種加密方法是DCI規(guī)范中所采用的方法，其加密的原理是在傳輸層對(duì)傳輸?shù)膱D像數(shù)據(jù)進(jìn)行AES128加密。圖2示出了現(xiàn)有技術(shù)中一種典型的基于DCI規(guī)范的圖像加密傳輸方案。在發(fā)送方，圖像解碼輸出單元直接連接AES128加密單元，這樣，圖像幀直接輸出到AES128加密單元中進(jìn)行加密，然后再通過(guò)傳輸層傳輸?shù)浇邮辗?。在接收方，圖像幀由AES128解密單元進(jìn)行解密，然后，解密后的圖像幀被直接輸出至顯示單元進(jìn)行顯示。該方案中，數(shù)據(jù)在傳輸層中總是實(shí)時(shí)加密的，接收方只有在接收到發(fā)送方傳遞過(guò)來(lái)的解密密鑰后，才能正確的解出圖像，因此安全性很高。然而，現(xiàn)有的基于DCI規(guī)范的鏈路加密技術(shù)需要對(duì)解碼后的數(shù)據(jù)進(jìn)行串行采樣加密處理，其處理能力受限于用于對(duì)數(shù)據(jù)進(jìn)行采樣加密處理的FPGA的處理能力，難以適應(yīng)UHD圖像加密的要求。
[0005]UHD 是(Ultra High Definit1n)的簡(jiǎn)寫，代表“超高清”，是 HD(High Definit1n高清)、Full HD(全高清)的下一代技術(shù)。國(guó)際電信聯(lián)盟(ITU)發(fā)布的“超高清UHD”標(biāo)準(zhǔn)的建議，將屏幕的物理分辨率達(dá)到3840X2160(4KX2K)及以上的顯示稱之為超高清，以4ΚUHD為例，4Κ UHD是普通FullHD (1920X1080)寬高的各兩倍，面積的四倍。目前UHD有兩個(gè)標(biāo)準(zhǔn)，分別為4Κ (分辨率達(dá)到3840x2160)與8Κ (分辨率達(dá)到7680X4320)。
[0006]對(duì)于現(xiàn)有的DCI規(guī)范的加密技術(shù)，如果需要處理2Κ(2048χ1080)分辨率傳輸YUV4:2:212bit,30幀的圖像數(shù)據(jù)流，則每秒的數(shù)據(jù)量為1.32Gbit/s ;而以4K(3840x2160)分辨率傳輸YUV4:2:210bit，30幀的圖像數(shù)據(jù)流時(shí)，則每秒的數(shù)據(jù)量為4.98Gbit/s。以目前的技術(shù)，目前主流的FPGA的時(shí)鐘頻率一般在200-300MHZ之間，同一時(shí)間能夠處理8Bit數(shù)據(jù)，這一級(jí)別的FPGA實(shí)現(xiàn)的現(xiàn)有的AES加密模塊每秒能處理1.6G-2.4Gbits的數(shù)據(jù)，2K已是基于通用FPGA的現(xiàn)有AES加密模塊能處理的極限。當(dāng)需要實(shí)現(xiàn)UHD4K/8K時(shí)，基于通用FPGA的現(xiàn)有AES加密模塊已不適用，只能使用成本更高的高速FPGA或其它芯片，這將顯著地增加圖像鏈路加密、解密裝置的成本。
[0007]因此，當(dāng)前迫切需要一種安全、低成本，且適用于每秒數(shù)據(jù)量更大的數(shù)據(jù)流(例如UHD圖像數(shù)據(jù)流)的圖像鏈路加密傳輸解決方案。
實(shí)用新型內(nèi)容
[0008]因此，本實(shí)用新型的任務(wù)是提供一種安全、低成本，且適用于每秒數(shù)據(jù)量更大的數(shù)據(jù)流(例如UHD圖像數(shù)據(jù)流)的圖像鏈路加密傳輸解決方案。
[0009]本實(shí)用新型提供了一種圖像鏈路加密裝置，其中，包括:內(nèi)存緩沖器、分塊讀寫單元、整幀讀取單元和并行加密單元，所述并行加密單元通過(guò)所述分塊讀寫單元連接所述內(nèi)存緩沖器，所述整幀讀取單元連接所述內(nèi)存緩沖器；
[0010]所述內(nèi)存緩沖器用于接收和緩存圖像幀，并且緩存所述圖像幀的地址區(qū)域被劃分為至少兩個(gè)地址塊；
[0011]所述分塊讀寫單元用于分別對(duì)所述至少兩個(gè)地址塊進(jìn)行讀寫；
[0012]所述并行加密單元用于對(duì)從所述至少兩個(gè)地址塊讀入的數(shù)據(jù)進(jìn)行并行加密，并將加密后的數(shù)據(jù)分別寫入相應(yīng)的地址塊；
[0013]所述整幀讀取單元用于讀取所述內(nèi)存緩沖器中緩存所述圖像幀的地址區(qū)域并輸出加密后的整幀圖像。
[0014]其中，所述分塊讀寫單元提供至少兩個(gè)用于連接所述并行加密單元的輸入輸出接口，并且所述輸入輸出接口與所述地址塊一一對(duì)應(yīng)。
[0015]其中，所述并行加密單元包括至少兩個(gè)子加密單元，每個(gè)子加密單元與所述分塊讀寫單元的一個(gè)所述輸入輸出接口連接，并且該子加密單元的加密處理能力與所述輸入輸出接口所對(duì)應(yīng)地址塊的圖像幀分塊尺寸相適配。
[0016]其中，所述內(nèi)存緩沖器包括至少兩個(gè)緩存所述圖像幀的地址區(qū)域、輸入數(shù)據(jù)流選擇單元和輸出數(shù)據(jù)流選擇單元，每個(gè)所述緩存所述圖像幀的地址區(qū)域均被劃分為所述的至少兩個(gè)地址塊，所述輸入數(shù)據(jù)流選擇單元用于選擇數(shù)據(jù)流當(dāng)前的圖像幀存入哪個(gè)所述緩存所述圖像幀的地址區(qū)域，所述輸出數(shù)據(jù)流選擇單元用于選擇當(dāng)前哪個(gè)所述緩存所述圖像幀的地址區(qū)域與所述分塊讀寫單元連接。
[0017]其中，所述圖像鏈路加密裝置還包括真值表單元，所述每個(gè)子加密單元都能夠受控地開(kāi)啟或關(guān)閉，并根據(jù)各子加密單元開(kāi)啟或關(guān)閉狀態(tài)在所述真值表單元中相應(yīng)地填寫真值表，所述真值表單元用于將當(dāng)前的真值表傳輸至接收方。
[0018]其中，所述至少兩個(gè)加密單元使用同一塊FPGA實(shí)現(xiàn)，或者每個(gè)加密單元分別使用一塊FPGA實(shí)現(xiàn)。
[0019]本實(shí)用新型還提供了一種圖像鏈路解密裝置，包括:內(nèi)存緩沖器、分塊讀寫單元、整幀讀取單元和并行解密單元，所述并行解密單元通過(guò)所述分塊讀寫單元連接所述內(nèi)存緩沖器，所述整幀讀取單元連接所述內(nèi)存緩沖器；
[0020]所述內(nèi)存緩沖器用于接收和緩存圖像幀，并且緩存所述圖像幀的地址區(qū)域被劃分為至少兩個(gè)地址塊；
[0021]所述分塊讀寫單元用于分別對(duì)所述至少兩個(gè)地址塊進(jìn)行讀寫；
[0022]所述并行解密單元用于對(duì)從所述至少兩個(gè)地址塊讀入的數(shù)據(jù)進(jìn)行并行解密，并將解密后的數(shù)據(jù)分別寫入相應(yīng)的地址塊；
[0023]所述整幀讀取單元用于讀取所述內(nèi)存緩沖器中緩存所述圖像幀的地址區(qū)域并輸出解密后的整幀圖像。
[0024]其中，所述分塊讀寫單元提供至少兩個(gè)用于連接所述并行解密單元的輸入輸出接口，并且所述輸入輸出接口與所述地址塊一一對(duì)應(yīng)。
[0025]其中，所述并行解密單元包括至少兩個(gè)子解密單元，每個(gè)子解密單元與所述分塊讀寫單元的一個(gè)所述輸入輸出接口連接，并且該子解密單元的解密處理能力與所述輸入輸出接口所對(duì)應(yīng)地址塊的圖像幀分塊尺寸相適配。
[0026]其中，所述內(nèi)存緩沖器包括輸入數(shù)據(jù)流選擇單元，輸出數(shù)據(jù)流選擇單元，以及至少兩個(gè)緩存所述圖像幀的地址區(qū)域，每個(gè)所述緩存所述圖像幀的地址區(qū)域均被劃分為所述的至少兩個(gè)地址塊，所述輸入數(shù)據(jù)流選擇單元用于選擇數(shù)據(jù)流當(dāng)前的圖像幀存入哪個(gè)所述緩存所述圖像幀的地址區(qū)域，所述輸出數(shù)據(jù)流選擇單元用于選擇當(dāng)前哪個(gè)所述緩存所述圖像幀的地址區(qū)域與所述分塊讀寫單元連接。
[0027]其中，所述圖像鏈路解密裝置還包括真值表單元，所述真值表單元用于接收發(fā)送方提供的真值表，并根據(jù)該真值表控制各個(gè)子解密單元的開(kāi)啟或關(guān)閉。
[0028]其中，所述至少兩個(gè)解密單元使用同一塊FPGA實(shí)現(xiàn)，或者每個(gè)解密單元分別使用一塊FPGA實(shí)現(xiàn)。
[0029]本實(shí)用新型還提供了一種圖像鏈路加密傳輸系統(tǒng)，包括上述圖像鏈路加密裝置和上述圖像鏈路解密裝置；所述圖像鏈路加密裝置用于將解碼后的圖像幀，轉(zhuǎn)換為加密的圖像幀并將加密的圖像幀傳輸給所述圖像鏈路解密裝置；所述圖像鏈路解密裝置用于接收加密的圖像幀并對(duì)其進(jìn)行解密，輸出解密后的圖像幀。
[0030]與現(xiàn)有技術(shù)相比，本實(shí)用新型具有下列技術(shù)效果:
[0031]1、可以使用位數(shù)較低(例如8位，即同一處理8Bit數(shù)據(jù))、時(shí)鐘頻率較低(例如200-300MHZ)的通用FPGA實(shí)現(xiàn)UHD圖像的鏈路加密、解密，成本低廉，且安全性高。
[0032]2、可靈活地實(shí)現(xiàn)圖像部分明文部分加密地傳輸，特別適合收費(fèi)類應(yīng)用。例如用戶未付費(fèi)時(shí)可看到部分畫(huà)面，而付費(fèi)了才能看到全部畫(huà)面。

【專利附圖】

【附圖說(shuō)明】
[0033]以下，結(jié)合附圖來(lái)詳細(xì)說(shuō)明本實(shí)用新型的實(shí)施例，其中:
[0034]圖1示出了一種基于HDCP技術(shù)的圖像鏈路加密方法的原理圖；
[0035]圖2示出了現(xiàn)有技術(shù)中一種基于DCI規(guī)范的圖像鏈路加密方法的原理圖；
[0036]圖3示出了本實(shí)用新型一個(gè)實(shí)施例的圖像鏈路加密和解密裝置的結(jié)構(gòu)示意圖；
[0037]圖4示出了本實(shí)用新型一個(gè)實(shí)施例中的真值表的示例圖；
[0038]圖5示出了本實(shí)用新型另一個(gè)實(shí)施例的圖像鏈路加密和解密裝置的結(jié)構(gòu)示意圖；
[0039]圖6示出了本實(shí)用新型一個(gè)實(shí)施例中的內(nèi)存緩沖器的存儲(chǔ)格式示意圖；
[0040]圖7示出了本實(shí)用新型一個(gè)實(shí)施例中的分塊讀取過(guò)程示意圖；
[0041]圖8示出了本實(shí)用新型一個(gè)實(shí)施例中的分塊寫入過(guò)程示意圖；
[0042]圖9示出了分塊讀寫單元的結(jié)構(gòu)以及它與內(nèi)存緩沖器連接的示意圖；
[0043]圖10示出了本實(shí)用新型一個(gè)實(shí)施例中對(duì)視頻幀進(jìn)行緩沖的原理圖。

【具體實(shí)施方式】
[0044]根據(jù)本實(shí)用新型的一個(gè)實(shí)施例，提供了一種圖像鏈路加密裝置及相應(yīng)的解密裝置。加密裝置和解密裝置互相匹配，在發(fā)送方，圖像鏈路加密裝置接收?qǐng)D像數(shù)據(jù)流，對(duì)該數(shù)據(jù)流進(jìn)行加密，然后將加密后的數(shù)據(jù)流傳輸至接收方。在接收方，解密裝置將所接收的數(shù)據(jù)流進(jìn)行解密和顯示。
[0045]圖3示出了該實(shí)施例的圖像鏈路加密裝置及解密裝置的結(jié)構(gòu)示意圖。參考圖3，其中圖像鏈路加密裝置包括:圖像解碼器、內(nèi)存緩沖器、發(fā)送器、分塊讀寫單元、整幀讀取單元以及AES并行加密單元。圖像解碼器與內(nèi)存緩沖器連接，整幀讀取單元連接內(nèi)存緩沖器和發(fā)送器，分塊讀寫單元連接內(nèi)存緩沖器和AES并行加密單元。其中，AES并行加密單元采用FPGA實(shí)現(xiàn)。
[0046]其中，圖像解碼器用于將圖像數(shù)據(jù)流解碼，并將解碼后的圖像幀輸出至內(nèi)存緩沖器。在一個(gè)實(shí)施例中采用H.264解碼器。需要說(shuō)明的是本實(shí)用新型中，在別的實(shí)施例中，圖像鏈路加密裝置也可以采用其它型號(hào)的解碼器，或者圖像鏈路加密裝置本身不帶解碼器，而是將解碼器外置。
[0047]內(nèi)存緩沖器用于緩存圖像幀。本實(shí)施例中，圖像幀被劃分為多個(gè)分塊，以便于通過(guò)并行加密來(lái)降低對(duì)FPGA頻率的要求。對(duì)應(yīng)于圖像幀的劃分方式，內(nèi)存緩沖器中存儲(chǔ)單元的地址也可以組織成多個(gè)相應(yīng)的地址塊，這些地址塊分別對(duì)應(yīng)于圖像幀的各個(gè)分塊。這樣，通過(guò)讀取相應(yīng)地址塊的緩存數(shù)據(jù)，就實(shí)現(xiàn)了對(duì)圖像幀的相應(yīng)分塊的讀取。
[0048]本實(shí)施例中，并行加密單元包括多個(gè)并行的子加密單元，每個(gè)子加密單元都能夠獨(dú)立地對(duì)一個(gè)圖像分塊進(jìn)行AES加密。分塊讀寫單元是具有尋址功能的邏輯電路，它能夠?qū)?nèi)存緩沖器的多個(gè)地址塊的數(shù)據(jù)讀出并分別傳輸給對(duì)應(yīng)的子加密單元，還能夠?qū)⒏鱾€(gè)子加密單元輸出的加密后圖像分塊分別寫入內(nèi)存緩沖器中相對(duì)應(yīng)的地址塊。整幀讀取單元用于將內(nèi)存緩沖器中的整幀圖像讀取并傳輸至發(fā)送器。一個(gè)實(shí)施例中，分塊讀寫單元、整幀讀取單元以及AES并行加密單元采用同一塊FPGA實(shí)現(xiàn)，該FPGA采用XILINX XC7K70T制作。
[0049]發(fā)送器用于將加密后的圖像數(shù)據(jù)流發(fā)送到接收方。本實(shí)施例中，發(fā)送器可采用SiI9136。
[0050]仍然參考圖3，本實(shí)施例中，圖像鏈路解密裝置包括:接收器、內(nèi)存緩沖器、顯示單元、分塊讀寫單元、整幀讀取單元以及AES并行解密單元。接收器與內(nèi)存緩沖器連接，AES并行解密單元通過(guò)分塊讀寫單元連接內(nèi)存緩沖器，整幀讀取單元連接內(nèi)存緩沖器和顯示單
J Li ο
[0051]接收器用于接收加密的圖像數(shù)據(jù)流，并將加密的圖像幀輸出至內(nèi)存緩沖器。本實(shí)施例中，接收器可采用SiI9233。
[0052]內(nèi)存緩沖器用于緩存圖像幀。與鏈路加密裝置類似，鏈路解密裝置中，內(nèi)存緩沖器中的圖像幀也被劃分為多個(gè)分塊。對(duì)應(yīng)于圖像幀的劃分方式，內(nèi)存緩沖器中存儲(chǔ)單元的地址也可以組織成多個(gè)相應(yīng)的地址塊，這些地址塊分別對(duì)應(yīng)于圖像幀的各個(gè)分塊。這樣，通過(guò)讀取相應(yīng)地址塊的緩存數(shù)據(jù)，就實(shí)現(xiàn)了對(duì)圖像幀的相應(yīng)分塊的讀取。
[0053]AES并行解密單元包括多個(gè)并行的子解密單元，每個(gè)子解密單元都能夠獨(dú)立地對(duì)一個(gè)圖像分塊進(jìn)行AES解密。分塊讀寫單元是具有尋址功能的邏輯電路，它能夠?qū)?nèi)存緩沖器的多個(gè)地址塊的數(shù)據(jù)讀出并分別傳輸給對(duì)應(yīng)的子解密單元，還能夠?qū)⒏鱾€(gè)子解密單元輸出的解密后圖像分塊分別寫入內(nèi)存緩沖器中相對(duì)應(yīng)的地址塊。整幀讀取單元用于將內(nèi)存緩沖器中的解密后的整幀圖像讀取并傳輸至顯示單元。在一個(gè)實(shí)施例中，分塊讀寫單元、整幀讀取單元以及AES并行解密單元集成在同一塊FPGA上，F(xiàn)PGA采用XILINX XC7K70T制作。
[0054]顯示單元用于顯示解密后的圖像，可采用投影機(jī)、顯示器、數(shù)字電視等實(shí)現(xiàn)。
[0055]上述實(shí)施例的圖像鏈路加密和解密裝置能夠有效地降低UHD圖像加密處理中對(duì)FPGA頻率的要求。UHD圖像可以根據(jù)FPGA的處理能力任意分成4/16/32/64/或更多塊，這樣以 UHD4K 為例，單塊數(shù)據(jù)量就下降為 1.35Gbits/0.31Gbits/0.16Gbits/0.078Gbits。對(duì)FPGA時(shí)鐘頻率的要求就下降到169MHz/39MHz/20MHz/10MHz。這樣一般通用的FPGA就完全可以處理每個(gè)分塊。同時(shí)利用FPGA的并行能力，所有分塊都可并行處理。這樣就低成本的實(shí)現(xiàn)了對(duì)UHD圖像進(jìn)行鏈路加密。
[0056]進(jìn)一步地,在另一個(gè)實(shí)施例中，在分塊加密的同時(shí)，對(duì)分塊建立真值表，對(duì)表中所代表的加密的分塊賦值1，未加密的分塊賦值0，并把該真值表傳送到接收方，接收方對(duì)傳過(guò)來(lái)的數(shù)據(jù)進(jìn)行分塊并根據(jù)真值表進(jìn)行解密，然后顯示。圖4示出了一個(gè)對(duì)圖像進(jìn)行4分塊時(shí)的真值表示例。
[0057]圖5示出了一個(gè)具有真值表功能的實(shí)施例結(jié)構(gòu)示意圖。參考圖5，為了實(shí)現(xiàn)真值表的功能，該實(shí)施例中，在發(fā)送方，在圖3實(shí)施例的基礎(chǔ)上增加真值表單元，該真值表單元與并行加密單元連接。并行加密單元中的各個(gè)子加密單元都能夠受控地開(kāi)啟或關(guān)閉，并根據(jù)各子加密單元開(kāi)啟或關(guān)閉狀態(tài)在真值表單元寫入真值表。真值表單元將當(dāng)前的真值表傳輸至接收方。在接收方，在圖3實(shí)施例的基礎(chǔ)上相應(yīng)地增加真值表單元，用于接收發(fā)送方傳來(lái)的真值表。真值表單元與并行解密單元連接，用于根據(jù)真值表控制并行解密單元中的各個(gè)子解密單元的開(kāi)啟或關(guān)閉。發(fā)送方和接收方的真值表單元均可以在FPGA模塊中實(shí)現(xiàn)。本實(shí)施例中，對(duì)分塊的加密可以更加靈活，例如可以只對(duì)一個(gè)分塊加密，也可以全部分塊加密，也可以任意挑選塊加密，加密后只需要真值表中賦值并傳給接收方即可。這種技術(shù)特別適合收費(fèi)類應(yīng)用。例如可以將加密解密方式配置為:用戶未付費(fèi)時(shí)可看到部分畫(huà)面，而付費(fèi)了才能看到全部畫(huà)面。
[0058]進(jìn)一步地，根據(jù)本實(shí)用新型的又一個(gè)實(shí)施例，分塊讀寫單元包括尋址邏輯電路、面向內(nèi)存緩沖器的多個(gè)輸入輸出接口以及面向AES加密單元或解密單元的多個(gè)輸入輸出接口。圖9示出了分塊讀寫單元的結(jié)構(gòu)以及它與內(nèi)存緩沖器連接的示意圖。如前文所述，內(nèi)存緩沖器用于接收并緩存圖像幀。尋址邏輯電路是具有尋址功能的邏輯電路，它一端連接分別對(duì)應(yīng)于不同內(nèi)存地址塊的多個(gè)內(nèi)存輸入輸出接口(即面向內(nèi)存緩沖器的多個(gè)輸入輸出接口)，另一端連接多個(gè)圖像分塊輸入輸出接口(即面向AES加密單元或解密單元的多個(gè)輸入輸出接口)，每個(gè)圖像分塊輸入輸出接口能夠連接一個(gè)AES加密單元或者AES解密單元。每個(gè)內(nèi)存地址塊對(duì)應(yīng)于一個(gè)圖像分塊，這樣，分塊讀寫單元能夠?qū)?nèi)存緩沖器的各個(gè)地址塊數(shù)據(jù)讀取至其所對(duì)應(yīng)的圖像分塊輸入輸出接口，從而將所對(duì)應(yīng)的圖像分塊傳輸給與該圖像分塊尺寸適配的AES加密單元或者AES解密單元。類似地，分塊讀寫單元還能夠?qū)ES加密單元或者AES解密單元處理后的圖像分塊寫入到內(nèi)存緩沖器的相應(yīng)地址塊，從而構(gòu)成完整的處理后(包括加密處理、解密處理)的圖像幀。
[0059]本實(shí)施例中，整幀讀取單元也是具有尋址功能的邏輯電路，它一端與內(nèi)存緩沖器連接并對(duì)應(yīng)于內(nèi)存緩沖器中用于存儲(chǔ)整幀數(shù)據(jù)的地址塊，用于讀取整幀圖像，另一端與發(fā)送器或者顯示單元連接，以便發(fā)送加密后的整幀圖像，或者顯示解密后的整幀圖像。上述分塊讀寫單元和整幀讀取單元均集成在同一塊FPGA上。
[0060]下面以對(duì)圖像進(jìn)行4分塊對(duì)該實(shí)施例的加密工作流程進(jìn)行說(shuō)明:
[0061]首先原始圖像以幀方式存儲(chǔ)在內(nèi)存緩沖器中，圖6是其存儲(chǔ)的格式示意圖，參考圖6，在內(nèi)存緩沖器中按行排列，每行一共有4096個(gè)像素。參考圖7，基于FPGA的分塊讀寫單元在讀取數(shù)據(jù)時(shí)，分4塊區(qū)域(地址塊)內(nèi)存緩沖器中讀出數(shù)據(jù)并進(jìn)行加密處理。下圖是分塊處理流程圖。緩沖區(qū)分為4塊，分別對(duì)應(yīng)塊I區(qū)域?yàn)橄袼?-2048，行1-1080 ;塊2區(qū)域?yàn)橄袼?049-4096，行1-1080 ;塊3區(qū)域?yàn)橄袼?-2048，行1081-2160 ;塊4區(qū)域?yàn)橄袼?049-4096，行1081-2160。此4個(gè)分塊同時(shí)由分塊讀寫單元讀取至4個(gè)基于FPGA的加密模塊(圖7中分別以FPGAl?4表示)進(jìn)行處理。
[0062]參考圖8，基于FPGA的加密模塊處理完畢后，分4塊區(qū)域向內(nèi)存緩沖器寫入數(shù)據(jù)。緩沖區(qū)分為4塊，分別對(duì)應(yīng)塊I區(qū)域?yàn)橄袼?-2048，行1-1080 ;塊2區(qū)域?yàn)橄袼?049-4096，行 1-1080 ;塊 3 區(qū)域?yàn)橄袼?1-2048，行 1081-2160 ;塊 4 區(qū)域?yàn)橄袼?2049-4096，行1081-2160。此4個(gè)分塊同時(shí)由4個(gè)基于FPGA的加密模塊(圖8中分別以FPGAl?4表示)寫入內(nèi)存緩沖器。
[0063]該實(shí)施例的解密工作流程與加密工作流程類似，此處不再贅述。
[0064]容易看出，基于本實(shí)施例的圖像鏈路加密、解密裝置，可以方便地通過(guò)同時(shí)接入多個(gè)低處理能力的AES加密或解密單元，來(lái)實(shí)現(xiàn)對(duì)高畫(huà)質(zhì)圖像數(shù)據(jù)流(例如UHD圖像數(shù)據(jù)流)的鏈路加密和解密，例如接入4個(gè)基于8位200-300MHZ通用FPGA的AES加密，即可實(shí)現(xiàn)UHD圖像數(shù)據(jù)流的鏈路加密。并且，基于FPGA的支持較低分辨率的AES加密模塊和解密模塊已經(jīng)非常成熟，而本實(shí)施例中可以直接利用現(xiàn)有的成熟AES加密模塊和解密模塊，因此，本實(shí)施例有助于進(jìn)一步地減少UHD圖像數(shù)據(jù)流鏈路加密傳輸?shù)某杀尽?br> [0065]更進(jìn)一步地，根據(jù)本實(shí)用新型的再一個(gè)實(shí)施例，改進(jìn)了內(nèi)存緩沖器，使得圖像鏈路加密、解密裝置在對(duì)視頻幀進(jìn)行緩沖時(shí)，能夠利用乒乓操作處理流程來(lái)提高效率。
[0066]圖10示出了本實(shí)施例的內(nèi)存緩沖器，它包括一次連接的輸入數(shù)據(jù)流選擇單元，內(nèi)存緩沖單元和輸出數(shù)據(jù)流選擇單元。內(nèi)存緩沖單元包括多個(gè)數(shù)據(jù)緩沖區(qū)，每個(gè)數(shù)據(jù)緩沖區(qū)均可存儲(chǔ)一幀圖像。每個(gè)數(shù)據(jù)緩沖區(qū)的均按圖9的實(shí)施例的方法劃分地址塊。輸入數(shù)據(jù)流選擇單元和輸出數(shù)據(jù)流選擇單元用于從多個(gè)數(shù)據(jù)緩沖區(qū)中選擇一個(gè)，作為當(dāng)前數(shù)據(jù)緩沖區(qū)，當(dāng)前數(shù)據(jù)緩沖區(qū)與數(shù)據(jù)流處理模塊連接。數(shù)據(jù)流處理模塊是一個(gè)統(tǒng)稱，它包括前文所述的分塊讀寫單元和整幀讀取單元。在同一時(shí)刻，分塊讀寫單元僅與被選中的當(dāng)前數(shù)據(jù)緩沖區(qū)連接并讀寫數(shù)據(jù)，并且，在處理(包括加密處理和解密處理)完成后，整幀讀取單元也僅與被選中的當(dāng)前數(shù)據(jù)緩沖區(qū)連接并讀取數(shù)據(jù)。分塊讀寫單元和整幀讀取單元均與圖9的實(shí)施例一致。
[0067]本實(shí)施例的內(nèi)存緩沖器的緩存具體流程如下:參考圖10，一幀圖像數(shù)據(jù)流通過(guò)輸入數(shù)據(jù)選擇單元將圖像數(shù)據(jù)流等時(shí)分配到RAM中四個(gè)不同Bank的數(shù)據(jù)緩沖區(qū)。在第I幀數(shù)據(jù)緩沖周期到來(lái)時(shí)，將輸入的圖像數(shù)據(jù)流緩存到數(shù)據(jù)緩沖區(qū)Bankl中；在第2幀數(shù)據(jù)緩沖周期到來(lái)時(shí)，通過(guò)輸入數(shù)據(jù)選擇單元的切換，將輸入的圖像數(shù)據(jù)流緩沖到數(shù)據(jù)緩沖區(qū)Bank2中，同時(shí)將圖像數(shù)據(jù)緩沖區(qū)Bankl緩存的第I幀數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇，送到數(shù)據(jù)流處理模塊進(jìn)行處理；在第3幀數(shù)據(jù)緩沖周期到來(lái)時(shí)，通過(guò)輸入數(shù)據(jù)選擇單元的切換，將輸入的圖像數(shù)據(jù)流緩沖到數(shù)據(jù)緩沖區(qū)Bank3中，同時(shí)將圖像數(shù)據(jù)緩沖區(qū)Bank2緩存的第2幀數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇，送到數(shù)據(jù)流處理模塊進(jìn)行處理；在第4幀數(shù)據(jù)緩沖周期到來(lái)時(shí)，通過(guò)輸入數(shù)據(jù)選擇單元的切換，將輸入的圖像數(shù)據(jù)流緩沖到數(shù)據(jù)緩沖區(qū)Bank4中，同時(shí)將圖像數(shù)據(jù)緩沖區(qū)Bank3緩存的第3幀數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇，送到數(shù)據(jù)流處理模塊進(jìn)行處理；在第5幀數(shù)據(jù)緩沖周期到來(lái)時(shí)，通過(guò)輸入數(shù)據(jù)選擇單元的再次切換，將輸入的圖像數(shù)據(jù)流緩沖到數(shù)據(jù)緩沖區(qū)Bankl中，同時(shí)將圖像數(shù)據(jù)緩沖區(qū)Bank4緩存的第4幀數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇，送到數(shù)據(jù)流處理模塊進(jìn)行處理，進(jìn)而完成加密或解密處理。
[0068]另外，需要說(shuō)明是，在一些實(shí)施例中，圖像解碼器、發(fā)送器、接收器、顯示單元均可以省略。對(duì)于這一類的鏈路圖像加密、解密裝置，在實(shí)現(xiàn)圖像鏈路傳輸時(shí)可使用外接的圖像解碼器、發(fā)送器、接收器和顯示單元。
[0069]綜上所述，本實(shí)用新型中使用了對(duì)UHD圖像分塊加密的方法，降低了 FPGA需處理的數(shù)據(jù)量，使通過(guò)FPGA能實(shí)現(xiàn)安全的鏈路加密。相比于HDCP的保護(hù)方式，本實(shí)用新型保證了傳輸層上的數(shù)據(jù)是安全的。而相比于DCI規(guī)范的鏈路加密，本實(shí)用新型實(shí)現(xiàn)了低成本的鏈路加密，并獨(dú)創(chuàng)性的使用了任意分塊的加密方式，可實(shí)現(xiàn)部分分塊是明文傳輸，特別適合收費(fèi)類應(yīng)用，用戶未付費(fèi)時(shí)可看到部分畫(huà)面，只有付費(fèi)了才能看到全部畫(huà)面，這樣就刺激了消費(fèi)。
[0070]最后應(yīng)說(shuō)明的是，以上實(shí)施例僅用以描述本實(shí)用新型的技術(shù)方案而不是對(duì)本技術(shù)方法進(jìn)行限制，本實(shí)用新型在應(yīng)用上可以延伸為其它的修改、變化、應(yīng)用和實(shí)施例，并且因此認(rèn)為所有這樣的修改、變化、應(yīng)用、實(shí)施例都在本實(shí)用新型的精神和教導(dǎo)范圍內(nèi)。
【權(quán)利要求】
1.一種圖像鏈路加密裝置，其特征在于，包括:內(nèi)存緩沖器、分塊讀寫單元、整幀讀取單元和并行加密單元，所述并行加密單元通過(guò)所述分塊讀寫單元連接所述內(nèi)存緩沖器，所述整幀讀取單元連接所述內(nèi)存緩沖器； 所述內(nèi)存緩沖器用于接收和緩存圖像幀，并且緩存所述圖像幀的地址區(qū)域被劃分為至少兩個(gè)地址塊； 所述分塊讀寫單元用于分別對(duì)所述至少兩個(gè)地址塊進(jìn)行讀寫； 所述并行加密單元用于對(duì)從所述至少兩個(gè)地址塊讀入的數(shù)據(jù)進(jìn)行并行加密，并將加密后的數(shù)據(jù)分別寫入內(nèi)存緩沖器中相應(yīng)的地址塊； 所述整幀讀取單元用于讀取所述內(nèi)存緩沖器中緩存所述圖像幀的地址區(qū)域并輸出加密后的整幀圖像。
2.根據(jù)權(quán)利要求1所述的圖像鏈路加密裝置，其特征在于，所述分塊讀寫單元提供至少兩個(gè)用于連接所述并行加密單元的輸入輸出接口，并且所述輸入輸出接口與所述地址塊--對(duì)應(yīng)。
3.根據(jù)權(quán)利要求2所述的圖像鏈路加密裝置，其特征在于，所述并行加密單元包括至少兩個(gè)子加密單元，每個(gè)子加密單元與所述分塊讀寫單元的一個(gè)所述輸入輸出接口連接，并且該子加密單元的加密處理能力與所述輸入輸出接口所對(duì)應(yīng)地址塊的圖像幀分塊尺寸相適配。
4.根據(jù)權(quán)利要求1至3中任意一項(xiàng)所述的圖像鏈路加密裝置，其特征在于，所述內(nèi)存緩沖器包括至少兩個(gè)緩存所述圖像幀的地址區(qū)域、輸入數(shù)據(jù)流選擇單元和輸出數(shù)據(jù)流選擇單元，每個(gè)所述緩存所述圖像幀的地址區(qū)域均被劃分為所述的至少兩個(gè)地址塊，所述輸入數(shù)據(jù)流選擇單元用于選擇數(shù)據(jù)流當(dāng)前的圖像幀存入哪個(gè)所述緩存所述圖像幀的地址區(qū)域，所述輸出數(shù)據(jù)流選擇單元用于選擇當(dāng)前哪個(gè)所述緩存所述圖像幀的地址區(qū)域與所述分塊讀寫單元連接。
5.根據(jù)權(quán)利要求3所述的圖像鏈路加密裝置，其特征在于，所述圖像鏈路加密裝置還包括真值表單元，所述每個(gè)子加密單元都能夠受控地開(kāi)啟或關(guān)閉，并根據(jù)各子加密單元開(kāi)啟或關(guān)閉狀態(tài)在所述真值表單元中相應(yīng)地填寫真值表，所述真值表單元用于將當(dāng)前的真值表傳輸至接收方。
6.一種圖像鏈路解密裝置，其特征在于，包括:內(nèi)存緩沖器、分塊讀寫單元、整幀讀取單元和并行解密單元，所述并行解密單元通過(guò)所述分塊讀寫單元連接所述內(nèi)存緩沖器，所述整幀讀取單元連接所述內(nèi)存緩沖器； 所述內(nèi)存緩沖器用于接收和緩存圖像幀，并且緩存所述圖像幀的地址區(qū)域被劃分為至少兩個(gè)地址塊； 所述分塊讀寫單元用于分別對(duì)所述至少兩個(gè)地址塊進(jìn)行讀寫； 所述并行解密單元用于對(duì)從所述至少兩個(gè)地址塊讀入的數(shù)據(jù)進(jìn)行并行解密，并將解密后的數(shù)據(jù)分別寫入內(nèi)存緩沖器中相應(yīng)的地址塊； 所述整幀讀取單元用于讀取所述內(nèi)存緩沖器中緩存所述圖像幀的地址區(qū)域并輸出解密后的整幀圖像。
7.根據(jù)權(quán)利要求6所述的圖像鏈路解密裝置，其特征在于，所述分塊讀寫單元提供至少兩個(gè)用于連接所述并行解密單元的輸入輸出接口，并且所述輸入輸出接口與所述地址塊--對(duì)應(yīng)。
8.根據(jù)權(quán)利要求7所述的圖像鏈路解密裝置，其特征在于，所述并行解密單元包括至少兩個(gè)子解密單元，每個(gè)子解密單元與所述分塊讀寫單元的一個(gè)所述輸入輸出接口連接，并且該子解密單元的解密處理能力與所述輸入輸出接口所對(duì)應(yīng)地址塊的圖像幀分塊尺寸相適配。
9.根據(jù)權(quán)利要求6至8中任意一項(xiàng)所述的圖像鏈路解密裝置，其特征在于，所述內(nèi)存緩沖器包括輸入數(shù)據(jù)流選擇單元，輸出數(shù)據(jù)流選擇單元，以及至少兩個(gè)緩存所述圖像幀的地址區(qū)域，每個(gè)所述緩存所述圖像幀的地址區(qū)域均被劃分為所述的至少兩個(gè)地址塊，所述輸入數(shù)據(jù)流選擇單元用于選擇數(shù)據(jù)流當(dāng)前的圖像幀存入哪個(gè)所述緩存所述圖像幀的地址區(qū)域，所述輸出數(shù)據(jù)流選擇單元用于選擇當(dāng)前哪個(gè)所述緩存所述圖像幀的地址區(qū)域與所述分塊讀寫單元連接。
10.根據(jù)權(quán)利要求6至8中任意一項(xiàng)所述的圖像鏈路解密裝置，其特征在于，所述圖像鏈路解密裝置還包括真值表單元，所述真值表單元用于接收發(fā)送方提供的真值表，并根據(jù)該真值表控制各個(gè)子解密單元的開(kāi)啟或關(guān)閉。
11.一種圖像鏈路加密傳輸系統(tǒng)，包括圖像鏈路加密裝置和圖像鏈路解密裝置，其特征在于，所述圖像鏈路加密裝置是權(quán)利要求1至5中任意一項(xiàng)所述的圖像鏈路加密裝置；所述圖像鏈路解密裝置是權(quán)利要求1至5中任意一項(xiàng)所述的圖像鏈路解密裝置；所述圖像鏈路加密裝置用于將解碼后的圖像幀，轉(zhuǎn)換為加密的圖像幀并將加密的圖像幀傳輸給所述圖像鏈路解密裝置；所述圖像鏈路解密裝置用于接收加密的圖像幀并對(duì)其進(jìn)行解密，輸出解密后的圖像幀。
【文檔編號(hào)】H04N19/15GK204145671SQ201420370865
【公開(kāi)日】2015年2月4日 申請(qǐng)日期:2014年7月4日 優(yōu)先權(quán)日:2014年7月4日
【發(fā)明者】馬士超 申請(qǐng)人:雷歐尼斯（北京）信息技術(shù)有限公司