超短波數(shù)字化跳頻電臺的制作方法
【專利摘要】本實用新型涉及超短波數(shù)字化跳頻電臺，包括模擬前端和中頻數(shù)字化單元。模擬前端包括接收部分和發(fā)射部分；中頻數(shù)字化單元包含與模擬前端部分連接的FPGA，以及與FPGA連接的DSP；FPGA還與DAC、DDS、D/A和A/D連接；FPGA產(chǎn)生的調諧電壓輸入到DAC，經(jīng)DAC進行D/A轉換得到的數(shù)據(jù)送入到跳頻濾波器。DSP與復位模塊、時鐘模塊、UART模塊、外控模塊、AMBE語音編解碼模塊、存儲模塊、CVSD語音編碼模塊和話音模數(shù)轉換模塊連接。本實用新型符合人防標準；實現(xiàn)了中頻數(shù)字化；可在規(guī)定帶寬內實現(xiàn)全頻段跳頻或分段跳頻，抗干擾能力強；兼容模擬通信系統(tǒng)；跳頻濾波器和跳頻信號源自主開發(fā)，降低了成本。
【專利說明】超短波數(shù)字化跳頻電臺

【技術領域】
[0001 ] 本實用新型涉及一種跳頻電臺，尤其涉及一種超短波數(shù)字化跳頻電臺。

【背景技術】
[0002]目前，由于人防系列標準出臺較晚，全國各地人防普遍使用的專用超短波無線通信網(wǎng)及警報控制系統(tǒng)均為模擬電臺，模擬FM及FSK調制只在有限的幾個頻率(如四個)上定頻工作或慢掃描，其抗敵意干擾差、不具備保密能力，當遇到載波或跟蹤干擾時系統(tǒng)將無法正常工作，通信內容被敵方完全掌握，和平時期使用尚可，戰(zhàn)時極易受敵方攻擊。同時，隨著電磁環(huán)境的日趨惡化，模擬系統(tǒng)也顯得力不從心。采用抗干擾、保密無線通信技術作為人防通信及警報控制信息傳輸手段是當今發(fā)展的方向。
實用新型內容
[0003]本實用新型要解決的技術問題在于提供一種符合人防標準、數(shù)字化、抗干擾能力強、保密性強的超短波數(shù)字化跳頻電臺，以解決現(xiàn)有技術存在的問題。
[0004]為解決上述技術問題，本實用新型的技術方案是超短波數(shù)字化跳頻電臺，包括模擬前端和中頻數(shù)字化單元，模擬前端包括:
[0005]①接收部分:天線接收VHF射頻信號，經(jīng)低通濾波、收發(fā)轉換開關、第一跳頻濾波器、低噪放大器、第二跳頻濾波器輸入到第一混頻器，與第一本振信號混頻輸出得到163KMHZ—中頻信號，再經(jīng)一中頻放大、一中頻濾波、放大后輸入到第二混頻器，與第二本振信號混頻輸出450KHz 二中頻信號，再經(jīng)濾波、AGC放大得到450kHz/_8.5dBm 二中頻信號，輸入到中頻數(shù)字化單元；
[0006]②發(fā)射部分:中頻數(shù)字化單元輸出的已調450kHz/0dBm 二中頻信號與第二本振信號，通過第二混頻器混頻得到163MHz —中頻信號，再經(jīng)一中頻濾波后與第一本振信號通過第一混頻器混頻得到VHF射頻信號，再經(jīng)第三跳頻濾波器后進行放大、濾波、驅動放大，通過功放模塊、低通濾波輸出25W功率至天線；
[0007]中頻數(shù)字化單元包含與模擬前端部分連接的FPGA，以及與FPGA連接的DSP ;所述FPGA還與DAC芯片、DDS芯片、D/A芯片和A/D芯片連接；
[0008]所述FPGA產(chǎn)生的調諧電壓輸入到DAC芯片，經(jīng)DAC芯片進行D/A轉換得到的數(shù)據(jù)送入到跳頻濾波器。
[0009]DSP與復位模塊、時鐘模塊、UART模塊、外控模塊、AMBE語音編解碼模塊、存儲模塊、CVSD語音編碼模塊和話音模數(shù)轉換模塊連接。
[0010]19.2MHz的基準信號經(jīng)PLL產(chǎn)生480MHz的DDS芯片時鐘信號，DDS芯片的輸出信號經(jīng)第四跳頻濾波器、三倍頻、第五跳頻濾波器、放大、低通、匹配衰減器，輸出SdBm的第一本振信號。
[0011 ] 所述功放模塊的輸出信號經(jīng)定向藕合器取出正向信號進行檢波，檢波后的直流電平與設置電平通過比較器比較后的輸出信號送入功放模塊。
[0012]本實用新型的有益效果:1、本實用新型依據(jù)國家人防局的指令和人防標準《人們防空警報控制系統(tǒng)通用要求》，符合人防標準；2、通過DSP和FPGA實現(xiàn)了中頻數(shù)字化；3、本實用新型可在規(guī)定帶寬內實現(xiàn)全頻段跳頻或分段跳頻，使整機抗干擾能力強；4、安裝調試及維修管理方便；5、兼容模擬通信系統(tǒng)；6、跳頻濾波器和跳頻信號源(第一本振信號源)自主開發(fā)，使得整機成本降低。

【專利附圖】

【附圖說明】
[0013]圖1為本實用新型模擬前端的通道單元的原理框圖。
[0014]圖2為本實用新型中頻數(shù)字化單元的結構框圖。
[0015]圖3為本實用新型跳頻濾波器的電路原理圖。
[0016]圖4為本實用新型的網(wǎng)絡結構圖。

【具體實施方式】
[0017]下面結合附圖和【具體實施方式】對本實用新型作進一步詳細說明。
[0018]本實用新型的技術方案是一種超短波數(shù)字化跳頻電臺，它包括模擬前端和中頻數(shù)字化單元。
[0019]一、模擬前端，如圖1所示，包括接收部分和發(fā)射部分:
[0020]①接收部分:天線接收VHF射頻信號(20MHz帶寬)，經(jīng)低通濾波、收發(fā)轉換開關、第一跳頻濾波器、低噪放大器、第二跳頻濾波器輸入到第一混頻器，與第一本振信號混頻輸出得到163kMHz —中頻信號，再經(jīng)一中頻放大、一中頻濾波、放大后輸入到第二混頻器，與第二本振信號混頻輸出450kHz 二中頻信號再經(jīng)濾波、AGC放大得到450kHz/-8.5dBm 二中頻信號，輸入到中頻數(shù)字化單元進行數(shù)字化處理。
[0021]19.2MHz的基準信號經(jīng)PLL產(chǎn)生480MHz的DDS (直接數(shù)字頻率合成器)芯片時鐘信號，DDS芯片輸出經(jīng)第四跳頻濾波器、三倍頻、第五跳頻濾波器、放大、低通、匹配衰減器，輸出8dBm的第一本振信號；
[0022]②發(fā)射部分:中頻數(shù)字化單元輸出的已調450kHz/0dBm 二中頻信號與第二本振信號，通過第二混頻器混頻得到163MHz —中頻信號，再經(jīng)一中頻濾波后與第一本振信號通過第一混頻器混頻得到VHF射頻信號，再經(jīng)第三跳頻濾波器后進行放大、濾波、驅動放大，通過功放模塊、低通濾波輸出25W功率至天線；其中功放模塊的輸出信號經(jīng)定向藕合器取出正向信號進行檢波，檢波后的直流電平與設置電平進行比較，比較器的輸出信號送入功放模塊APC端，以實現(xiàn)自動功率控制，保證在整個射頻頻率范圍內輸出射頻功率變化小于土 ldB。通過軟件改變設置電平可實現(xiàn)射頻輸出功率的調整。
[0023]所述跳頻濾波器采用八段跟蹤調諧。為了提高濾波性能，將可用帶寬分成8段，對于接收機前端濾波器每段為2.5MHz帶寬。如圖3所示，調諧電壓TU1?TU3由DAC (數(shù)模轉換器)芯片生成，每一頻段對應一個TU數(shù)據(jù)值，共24個數(shù)據(jù)，使用網(wǎng)絡分析儀調試好以后將24個數(shù)據(jù)記憶。跳頻正常工作時將工作頻點所在頻段數(shù)據(jù)送給TUf TU3完成該段濾波。
[0024]二、中頻數(shù)字化單元
[0025]如圖2所示，中頻數(shù)字化單元包含與模擬前端部分連接的FPGA，以及與FPGA連接的DSP ;所述FPGA與DAC芯片、DDS (直接數(shù)字頻率合成器)芯片、D/A芯片和A/D芯片連接；所述FPGA產(chǎn)生調諧電壓并輸出到DAC芯片，經(jīng)數(shù)模轉換后輸入到跳頻濾波器。
[0026]FPGA 采用 EP2C35F484 芯片，DDS 芯片采用 AD9951 芯片，DAC 芯片采用 DAC84C085芯片，D/A芯片采用AD9744ARU芯片，A/D芯片采用AD9235芯片。
[0027]DSP與復位模塊、時鐘模塊、UART模塊、外控模塊、AMBE語音編解碼模塊、存儲模塊、CVSD語音編碼模塊和話音模數(shù)轉換模塊連接。
[0028]DSP采用TMS320C6713B芯片，復位模塊采用MAX706SESA芯片，時鐘模塊采用MAX706SESA芯片，AMBE語音編解碼模塊采用AMBE2000芯片，話音模數(shù)轉換模塊采用TLC320AIC10芯片，CVSD語音編碼模塊采用CMX639D4芯片，存儲模塊采用39VF800A Flash芯片，UART模塊采用ST16C25501048芯片，外控模塊包括與DSP連接的按鍵和顯示屏。
[0029]如圖4所示，網(wǎng)內所有跳頻電臺開機后都處于守候掃描狀態(tài)，當主呼臺按下收發(fā)轉換開關時，網(wǎng)內其他電臺與主呼臺建立通信聯(lián)絡。
【權利要求】
1.超短波數(shù)字化跳頻電臺，包括模擬前端和中頻數(shù)字化單元，其特征在于:模擬前端包括: ①接收部分:天線接收VHF射頻信號，經(jīng)低通濾波、收發(fā)轉換開關、第一跳頻濾波器、低噪放大器、第二跳頻濾波器輸入到第一混頻器，與第一本振信號混頻輸出得到163kMHz —中頻信號，再經(jīng)一中頻放大、一中頻濾波、放大后輸入到第二混頻器，與第二本振信號混頻輸出450kHz 二中頻信號，再經(jīng)濾波、AGC放大得到450kHz/-8.5dBm 二中頻信號，輸入到中頻數(shù)字化單元； ②發(fā)射部分:中頻數(shù)字化單元輸出的已調450kHz/0dBm二中頻信號與第二本振信號，通過第二混頻器混頻得到163MHz —中頻信號，再經(jīng)一中頻濾波后與第一本振信號通過第一混頻器混頻得到VHF射頻信號，再經(jīng)第三跳頻濾波器后進行放大、濾波、驅動放大，通過功放模塊、低通濾波輸出25W功率至天線； 中頻數(shù)字化單元包含與模擬前端部分連接的FPGA，以及與FPGA連接的DSP ;所述FPGA還與DAC芯片、DDS芯片、D/A芯片和A/D芯片連接； 所述FPGA產(chǎn)生的調諧電壓輸入到DAC芯片，經(jīng)DAC芯片進行D/A轉換得到的數(shù)據(jù)送入到跳頻濾波器。
2.根據(jù)權利要求1所述的超短波數(shù)字化跳頻電臺，其特征在于:DSP與復位模塊、時鐘模塊、UART模塊、外控模塊、AMBE語音編解碼模塊、存儲模塊、CVSD語音編碼模塊和話音模數(shù)轉換模塊連接。
3.根據(jù)權利要求1所述的超短波數(shù)字化跳頻電臺，其特征在于:19.2MHz的基準信號經(jīng)PLL產(chǎn)生480MHz的DDS芯片時鐘信號，DDS芯片的輸出信號經(jīng)第四跳頻濾波器、三倍頻、第五跳頻濾波器、放大、低通、匹配衰減器，輸出SdBm的第一本振信號。
4.根據(jù)權利要求1所述的超短波數(shù)字化跳頻電臺，其特征在于:所述功放模塊的輸出信號經(jīng)定向藕合器取出正向信號進行檢波，檢波后的直流電平與設置電平通過比較器比較后的輸出信號送入功放模塊。
【文檔編號】H04B1/38GK203984416SQ201420424452
【公開日】2014年12月3日 申請日期:2014年7月30日 優(yōu)先權日:2014年7月30日
【發(fā)明者】王全新, 韓雪, 唐景衛(wèi), 張靜, 朱紅保, 程艷芳, 王沖 申請人:鄭州歐麗信大電子信息股份有限公司