本發(fā)明涉及時(shí)鐘同步領(lǐng)域，特別涉及一種對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法及裝置。

背景技術(shù)：

在通信中為了準(zhǔn)確的接收對(duì)端發(fā)送來(lái)的數(shù)據(jù)，需要同步，即本端的接收時(shí)鐘與對(duì)端的發(fā)送時(shí)鐘同頻同相。實(shí)現(xiàn)同步有兩種方式，一種是對(duì)端發(fā)送時(shí)鐘過(guò)來(lái)，另一種是在本端恢復(fù)時(shí)鐘。第一種方式需要增加一路傳輸線，對(duì)長(zhǎng)距離傳輸而言，成本太大，而且會(huì)因?yàn)閭鬏斁€的抖動(dòng)差異，導(dǎo)致在高速時(shí)無(wú)法正確接收數(shù)據(jù)。目前主要采用本端恢復(fù)時(shí)鐘的方法來(lái)接收數(shù)據(jù)，即在收發(fā)端增加一對(duì)成串/解串器(SerDes)，用來(lái)做時(shí)鐘恢復(fù)，一般成串/解串器成本比較高，對(duì)于較大系統(tǒng)比較合適，但對(duì)于小系統(tǒng)而言，成本壓力比較大，而且在增加硬件的情況下，也相應(yīng)增加了故障點(diǎn)，給系統(tǒng)帶來(lái)了不穩(wěn)定因素。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問(wèn)題在于，針對(duì)現(xiàn)有技術(shù)的上述成本較高、系統(tǒng)存在不穩(wěn)定因素的缺陷，提供一種成本較低、能減少系統(tǒng)的不穩(wěn)定因素的對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法及裝置。

本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是：構(gòu)造一種對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法，包括如下步驟：

A)在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理得到串行碼流信號(hào)；

B)所述發(fā)送端通過(guò)發(fā)送時(shí)鐘信號(hào)將所述串行碼流信號(hào)發(fā)送到接收端；

C)在所述接收端用接收時(shí)鐘信號(hào)抽取接收到的所述串行碼流信號(hào)的上升沿，恢復(fù)出與所述發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)；所述接收時(shí)鐘信號(hào)的頻率等于所述發(fā)送時(shí)鐘信號(hào)的頻率的四倍；

D)利用所述恢復(fù)時(shí)鐘信號(hào)將接收到的所述串行碼流信號(hào)進(jìn)行解擾碼，得到所述數(shù)字基帶信號(hào)。

在本發(fā)明所述的對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法中，所述步驟A)進(jìn)一步包括：

A1)設(shè)置第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器；

A2)將所述數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)與所述第二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給所述第三D觸發(fā)器；

A3)將所述第五D觸發(fā)器和第七D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第一D觸發(fā)器；

A4)當(dāng)所述發(fā)送時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)所述第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器移位，并通過(guò)所述第四D觸發(fā)器輸出所述串行碼流信號(hào)。

在本發(fā)明所述的對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法中，所述步驟C)進(jìn)一步包括：

C1)在所述接收端用所述接收時(shí)鐘信號(hào)抽取接收到的所述串行碼流信號(hào)的上升沿，當(dāng)所述串行碼流信號(hào)的上升沿到來(lái)時(shí)，令一個(gè)相量為2的計(jì)數(shù)器清零，當(dāng)所述接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，令所述計(jì)數(shù)器加1；

C2)當(dāng)計(jì)數(shù)器等于00或11時(shí)，將所述恢復(fù)時(shí)鐘信號(hào)置為0，當(dāng)所述計(jì)數(shù)器等于01或10時(shí)，將所述恢復(fù)時(shí)鐘信號(hào)置為1。

在本發(fā)明所述的對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法中，所述步驟D)進(jìn)一步包括：

D1)設(shè)置第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器；

D2)將接收到的所述串行碼流信號(hào)與所述第十三D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果作為所述數(shù)字基帶信號(hào)；

D3)將所述第十D觸發(fā)器和第十二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給所述第十三D觸發(fā)器；

D4)當(dāng)所述接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)所述第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器進(jìn)行移位，恢復(fù)出所述數(shù)字基帶信號(hào)。

本發(fā)明還涉及一種實(shí)現(xiàn)上述對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法的裝置，包括：

擾碼單元：用于在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理得到串行碼流信號(hào)；

串行碼流信號(hào)發(fā)送單元：用于使所述發(fā)送端通過(guò)發(fā)送時(shí)鐘信號(hào)將所述串行碼流信號(hào)發(fā)送到接收端；

時(shí)鐘恢復(fù)單元：用于在所述接收端用接收時(shí)鐘信號(hào)抽取接收到的所述串行碼流信號(hào)的上升沿，恢復(fù)出與所述發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)；所述接收時(shí)鐘信號(hào)的頻率等于所述發(fā)送時(shí)鐘信號(hào)的頻率的四倍；

解擾碼單元：用于利用所述恢復(fù)時(shí)鐘信號(hào)將接收到的所述串行碼流信號(hào)進(jìn)行解擾碼，得到所述數(shù)字基帶信號(hào)。

在本發(fā)明所述的裝置中，所述擾碼單元進(jìn)一步包括：

第一觸發(fā)器設(shè)置模塊：用于設(shè)置第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器；

第一異或運(yùn)算模塊：用于將所述數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)與所述第二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給所述第三D觸發(fā)器；

第二異或運(yùn)算模塊：用于將所述第五D觸發(fā)器和第七D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第一D觸發(fā)器；

第一移位模塊：用于當(dāng)所述發(fā)送時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)所述第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六 D觸發(fā)器和第七D觸發(fā)器移位，并通過(guò)所述第四D觸發(fā)器輸出所述串行碼流信號(hào)。

在本發(fā)明所述的裝置中，所述時(shí)鐘恢復(fù)單元進(jìn)一步包括：

上升沿檢測(cè)模塊：用于在所述接收端用所述接收時(shí)鐘信號(hào)抽取接收到的所述串行碼流信號(hào)的上升沿，當(dāng)所述串行碼流信號(hào)的上升沿到來(lái)時(shí)，令一個(gè)相量為2的計(jì)數(shù)器清零，當(dāng)所述接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，令所述計(jì)數(shù)器加1；

恢復(fù)時(shí)鐘設(shè)置模塊：當(dāng)計(jì)數(shù)器等于00或11時(shí)，將所述恢復(fù)時(shí)鐘信號(hào)置為0，當(dāng)所述計(jì)數(shù)器等于01或10時(shí)，將所述恢復(fù)時(shí)鐘信號(hào)置為1。

在本發(fā)明所述的裝置中，所述解擾碼單元進(jìn)一步包括：

第二觸發(fā)器設(shè)置模塊：用于設(shè)置第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器；

第三異或運(yùn)算模塊：用于將接收到的所述串行碼流信號(hào)與所述第十三D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果作為所述數(shù)字基帶信號(hào)；

第四異或運(yùn)算模塊：用于將所述第十D觸發(fā)器和第十二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給所述第十三D觸發(fā)器；

第二移位模塊：用于當(dāng)所述接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)所述第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器進(jìn)行移位，恢復(fù)出所述數(shù)字基帶信號(hào)。

實(shí)施本發(fā)明的對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法及裝置，具有以下有益效果：由于在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理得到串行碼流信號(hào)，并通過(guò)發(fā)送時(shí)鐘信號(hào)將串行碼流信號(hào)發(fā)送到接收端；在接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，恢復(fù)出與發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)；利用恢復(fù)時(shí)鐘信號(hào)將接收到的串行碼流信號(hào)進(jìn)行解擾碼，得到數(shù)字基帶信號(hào)，在CPLD/FPGA中實(shí)現(xiàn)串行數(shù)據(jù)時(shí)鐘信號(hào)恢復(fù)，這樣就不會(huì)額外增加成本，所以其成本較低、能減少系統(tǒng)的不穩(wěn)定因素。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法及裝置一個(gè)實(shí)施例中方法的流程圖；

圖2為所述實(shí)施例中在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理得到串行碼流信號(hào)的具體流程圖；

圖3為所述實(shí)施例中在接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，恢復(fù)出與發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)的具體流程圖；

圖4為所述實(shí)施例中利用恢復(fù)時(shí)鐘信號(hào)將接收到的串行碼流信號(hào)進(jìn)行解擾碼，得到數(shù)字基帶信號(hào)的具體流程圖；

圖5為所述實(shí)施例中裝置的結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

在本發(fā)明對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法及裝置實(shí)施例中，其對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法的流程圖如圖1所示。圖1中，該對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法包括如下步驟：

步驟S01在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理得到串行碼流信號(hào)：本步驟中，在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理，使之成為0、1等概率的串行碼流信號(hào)(偽隨機(jī)碼)。進(jìn)行擾碼處理的目的是抑制線路碼中的長(zhǎng)連0和長(zhǎng)連1，便于從線路信號(hào)中提取時(shí)鐘信號(hào)，使加擾后的信號(hào)頻譜更能適合基帶傳輸，同時(shí)還可以起到保密的作用。

步驟S02發(fā)送端通過(guò)發(fā)送時(shí)鐘信號(hào)將串行碼流信號(hào)發(fā)送到接收端：本步驟中，發(fā)送端通過(guò)發(fā)送時(shí)鐘信號(hào)將串行碼流信號(hào)發(fā)送到接收端，也就是按照發(fā)送時(shí)鐘信號(hào)的脈沖變化在相應(yīng)時(shí)間將串行碼流信號(hào)發(fā)送到接收端。

步驟S03在接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，恢復(fù)出與發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)：本步驟中，在接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，并恢復(fù)出與發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)。值得一提的是，本實(shí)施例中，接收時(shí)鐘信號(hào)的頻率等于發(fā)送時(shí)鐘信號(hào)的頻率的四倍，也就是，本步驟中，在接收端用四倍于發(fā)送時(shí)鐘信號(hào)頻率的時(shí)鐘抽取接收到的串行碼流信號(hào)的上升沿。

步驟S04利用恢復(fù)時(shí)鐘信號(hào)將接收到的串行碼流信號(hào)進(jìn)行解擾碼，得到數(shù)字基帶信號(hào)：本步驟中，利用恢復(fù)時(shí)鐘信號(hào)將接收到的串行碼流信號(hào)進(jìn)行解擾碼，還原出上述數(shù)字基帶信號(hào)。本發(fā)明采用CPLD/FPGA，通過(guò)VHDL編程設(shè)計(jì)，在CPLD/FPGA中實(shí)現(xiàn)串行數(shù)據(jù)時(shí)鐘恢復(fù)，由于一般的通信系統(tǒng)都會(huì)使用CPLD/FPGA來(lái)做數(shù)字信號(hào)處理，所以不會(huì)額外增加成本，所以其成本較低，另外，由于不需要增加成串/解串器來(lái)恢復(fù)時(shí)鐘，這樣就能減少系統(tǒng)的不穩(wěn)定因素。

對(duì)于本實(shí)施例而言，上述步驟S01還可進(jìn)一步細(xì)化，其細(xì)化后的流程圖如圖2所示。圖2中，上述步驟S01進(jìn)一步包括：

步驟S11設(shè)置第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器：本步驟中，在CPLD/FPGA中設(shè)置第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器(圖中未示出)。

步驟S12將數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)與第二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第三D觸發(fā)器：本步驟中，將數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)與第二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第三D觸發(fā)器。

步驟S13將第五D觸發(fā)器和第七D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第一D觸發(fā)器：本步驟中，將第五D觸發(fā)器和第七D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第一D觸發(fā)器。

步驟S14當(dāng)發(fā)送時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器移位，并通過(guò)第四D觸發(fā)器輸出串行碼流信號(hào)：本步驟中，當(dāng)發(fā)送時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器移位，也就是使第一D觸發(fā)器的值輸出給第二D觸發(fā)器，使第三D觸發(fā)器的值輸出給第四D觸發(fā)器，使第四D觸發(fā)器的值輸出給第五D觸發(fā)器，使第五D觸發(fā)器的值輸出給第六D觸發(fā)器，使第六D觸發(fā)器的值輸出給第七D觸發(fā)器，這樣就可以使串行碼流信號(hào)移動(dòng)起來(lái)，實(shí)現(xiàn)數(shù)字基帶信號(hào)的加擾。

對(duì)于本實(shí)施例而言，上述步驟S03還可進(jìn)一步細(xì)化，其細(xì)化后的流程圖如圖3所示。圖3中，上述步驟S03進(jìn)一步包括：

步驟S31接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，當(dāng)串行碼流信號(hào)的上升沿到來(lái)時(shí)，令一個(gè)相量為2的計(jì)數(shù)器清零，當(dāng)接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，令計(jì)數(shù)器加1：本步驟中，接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，當(dāng)串行碼流信號(hào)的上升沿到來(lái)時(shí)，令一個(gè)相量為2的計(jì)數(shù)器清零，當(dāng)接收時(shí)鐘信號(hào)(也可以稱為高倍的時(shí)鐘)的上升沿到來(lái)時(shí)，令上述計(jì)數(shù)器加1。

步驟S32當(dāng)計(jì)數(shù)器等于00或11時(shí)，將恢復(fù)時(shí)鐘信號(hào)置為0，當(dāng)計(jì)數(shù)器等于01或10時(shí)，將恢復(fù)時(shí)鐘信號(hào)置為1：本步驟中，當(dāng)計(jì)數(shù)器等于00或11時(shí)，將恢復(fù)時(shí)鐘信號(hào)置為0，當(dāng)計(jì)數(shù)器等于01或10時(shí)，將恢復(fù)時(shí)鐘信號(hào)置為1，這樣恢復(fù)時(shí)鐘信號(hào)的上升沿正好對(duì)齊串行碼流信號(hào)的碼元的中間，能夠準(zhǔn)確的接收到每一位數(shù)據(jù)，然后用恢復(fù)得到的恢復(fù)時(shí)鐘信號(hào)解擾碼，使信號(hào)恢復(fù)為原來(lái)的數(shù)字基帶信號(hào)。因?yàn)樵趥鬏斍斑M(jìn)行了擾碼，使傳輸?shù)男盘?hào)不會(huì)出現(xiàn)很多個(gè)連續(xù)的0或1，確保了恢復(fù)時(shí)鐘信號(hào)不會(huì)產(chǎn)生很大的抖動(dòng)，其上升沿一直與串行碼流信號(hào)的每一個(gè)碼元中間對(duì)齊。

具體來(lái)講，當(dāng)在CPLD/FPGA中實(shí)現(xiàn)時(shí)鐘恢復(fù)時(shí)，首先是利用高倍的時(shí)鐘信號(hào)(接收時(shí)鐘信號(hào))找出串行碼流信號(hào)的上升沿，當(dāng)串行碼流信號(hào)的上升沿來(lái)時(shí)，令脈沖位置1，同時(shí)，當(dāng)串行碼流信號(hào)的上升沿來(lái)時(shí)，令計(jì)數(shù)器清零，當(dāng)發(fā) 送時(shí)鐘信號(hào)的上升沿來(lái)時(shí)，令計(jì)數(shù)器累加1。最后產(chǎn)生恢復(fù)時(shí)鐘信號(hào)，當(dāng)計(jì)數(shù)器＝00或11時(shí)，恢復(fù)時(shí)鐘信號(hào)為低電平，當(dāng)計(jì)數(shù)器＝01或10時(shí)，恢復(fù)時(shí)鐘信號(hào)為高電平，這樣就產(chǎn)生一個(gè)發(fā)送時(shí)鐘信號(hào)四分頻的時(shí)鐘信號(hào)(即恢復(fù)時(shí)鐘信號(hào))，而且該恢復(fù)時(shí)鐘信號(hào)的上升沿能與輸入串行碼流信號(hào)的碼元中間對(duì)齊，可以正確的讀取串行碼流信號(hào)的每一位數(shù)據(jù)。

對(duì)于本實(shí)施例而言，上述步驟S04還可進(jìn)一步細(xì)化，其細(xì)化后的流程圖如圖4所示。圖4中，上述步驟S04進(jìn)一步包括：

步驟S41設(shè)置第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器：在CPLD/FPGA中設(shè)置第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器(圖中未示出)。

步驟S42將接收到的串行碼流信號(hào)與第十三D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果作為數(shù)字基帶信號(hào)：本步驟中，將接收到的串行碼流信號(hào)與第十三D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果作為數(shù)字基帶信號(hào)。

步驟S43將第十D觸發(fā)器和第十二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第十三D觸發(fā)器：本步驟中，將第十D觸發(fā)器和第十二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第十三D觸發(fā)器。

步驟S44當(dāng)接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器進(jìn)行移位，恢復(fù)出數(shù)字基帶信號(hào)：本步驟中，當(dāng)接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器進(jìn)行移位，恢復(fù)出數(shù)字基帶信號(hào)，也就是使串行碼流信號(hào)輸出給第八D觸發(fā)器，使第八D觸發(fā)器的值輸出給第九D觸發(fā)器，使第九D觸發(fā)器的值輸出給第十D觸發(fā)器，使第十D觸發(fā)器的值輸出給第十一D觸發(fā)器，使第十一D觸發(fā)器的值輸出給第十二D觸發(fā)器，這樣就可以使串行碼流信號(hào)移動(dòng)起來(lái)，實(shí)現(xiàn)串行碼流信號(hào)的解擾，恢復(fù)出數(shù)字基帶信號(hào)。

本實(shí)施例還涉及一種實(shí)現(xiàn)上述對(duì)串行數(shù)據(jù)時(shí)鐘進(jìn)行數(shù)字鎖相的方法的裝置，其結(jié)構(gòu)示意圖如圖5所示，圖5中，該裝置包括擾碼單元1、串行碼流信號(hào) 發(fā)送單元2、時(shí)鐘恢復(fù)單元3和解擾碼單元4；其中，擾碼單元1用于在發(fā)送端對(duì)數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)進(jìn)行擾碼處理得到串行碼流信號(hào)；串行碼流信號(hào)發(fā)送單元2用于使發(fā)送端通過(guò)發(fā)送時(shí)鐘信號(hào)將串行碼流信號(hào)發(fā)送到接收端；時(shí)鐘恢復(fù)單元3用于在接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，恢復(fù)出與發(fā)送時(shí)鐘信號(hào)同頻同相的恢復(fù)時(shí)鐘信號(hào)；該接收時(shí)鐘信號(hào)的頻率等于發(fā)送時(shí)鐘信號(hào)的頻率的四倍；解擾碼單元4用于利用恢復(fù)時(shí)鐘信號(hào)將接收到的串行碼流信號(hào)進(jìn)行解擾碼，得到數(shù)字基帶信號(hào)。本發(fā)明采用CPLD/FPGA，通過(guò)VHDL編程設(shè)計(jì)，在CPLD/FPGA中實(shí)現(xiàn)串行數(shù)據(jù)時(shí)鐘恢復(fù)，由于一般的通信系統(tǒng)都會(huì)使用CPLD/FPGA來(lái)做數(shù)字信號(hào)處理，所以不會(huì)額外增加成本，所以其成本較低，另外，由于不需要增加成串/解串器來(lái)恢復(fù)時(shí)鐘，這樣就能減少系統(tǒng)的不穩(wěn)定因素。

本實(shí)施例中，擾碼單元1進(jìn)一步包括第一觸發(fā)器設(shè)置模塊11、第一異或運(yùn)算模塊12、第二異或運(yùn)算模塊13和第一移位模塊14；其中，第一觸發(fā)器設(shè)置模塊11用于設(shè)置第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器；第一異或運(yùn)算模塊12用于將數(shù)字信號(hào)源產(chǎn)生的數(shù)字基帶信號(hào)與第二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第三D觸發(fā)器；第二異或運(yùn)算模塊13用于將第五D觸發(fā)器和第七D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第一D觸發(fā)器；第一移位模塊14用于當(dāng)發(fā)送時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和第七D觸發(fā)器移位，并通過(guò)第四D觸發(fā)器輸出串行碼流信號(hào)。

本實(shí)施例中，時(shí)鐘恢復(fù)單元3進(jìn)一步包括上升沿檢測(cè)模塊31和恢復(fù)時(shí)鐘設(shè)置模塊32；其中，上升沿檢測(cè)模塊31用于在接收端用接收時(shí)鐘信號(hào)抽取接收到的串行碼流信號(hào)的上升沿，當(dāng)串行碼流信號(hào)的上升沿到來(lái)時(shí)，令一個(gè)相量為2的計(jì)數(shù)器清零，當(dāng)接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，令計(jì)數(shù)器加1；恢復(fù)時(shí)鐘設(shè)置模塊32當(dāng)計(jì)數(shù)器等于00或11時(shí)，將恢復(fù)時(shí)鐘信號(hào)置為0，當(dāng)計(jì)數(shù)器等于01或10時(shí)，將恢復(fù)時(shí)鐘信號(hào)置為1。

本實(shí)施例中，解擾碼單元4進(jìn)一步包括第二觸發(fā)器設(shè)置模塊41、第三異或運(yùn)算模塊42、第四異或運(yùn)算模43和第二移位模塊44；其中，第二觸發(fā)器設(shè)置模塊41用于設(shè)置第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器；第三異或運(yùn)算模塊42用于將接收到的串行碼流信號(hào)與第十三D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果作為數(shù)字基帶信號(hào)；第四異或運(yùn)算模43用于將第十D觸發(fā)器和第十二D觸發(fā)器進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果發(fā)送給第十三D觸發(fā)器；第二移位模塊44用于當(dāng)接收時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā)第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第十一D觸發(fā)器、第十二D觸發(fā)器和第十三D觸發(fā)器進(jìn)行移位，恢復(fù)出數(shù)字基帶信號(hào)。

總之，在本實(shí)施例中，數(shù)字基帶信號(hào)經(jīng)過(guò)擾碼后，在接收端用四倍于發(fā)送時(shí)鐘信號(hào)頻率的時(shí)鐘抽取接收到的串行碼流信號(hào)的上升沿，恢復(fù)出與發(fā)送時(shí)鐘信號(hào)同頻同相的時(shí)鐘，利用恢復(fù)出的時(shí)鐘將接收到的串行碼流信號(hào)解擾碼，得到原來(lái)的數(shù)字基帶信號(hào)。在編譯時(shí)中，用VHDL語(yǔ)言編程實(shí)現(xiàn)擾碼、解擾碼和時(shí)鐘恢復(fù)的模塊化并例化，再生成一張?jiān)韴D，定義好管腳后，經(jīng)過(guò)編譯后生成目標(biāo)文件，通過(guò)下載將生成的目標(biāo)文件下載到相應(yīng)的CPLD/FPGA中，就可以實(shí)現(xiàn)串行碼流信號(hào)的同步傳輸。本發(fā)明簡(jiǎn)化設(shè)計(jì)方案，利用已有資源降低成本，實(shí)現(xiàn)簡(jiǎn)單。

以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。