本發(fā)明涉及一種寬帶數(shù)字解跳裝置，特別是涉及一種適用于突發(fā)通信系統(tǒng)中的寬帶解跳裝置。

背景技術(shù)：

為了解決信息擁堵，增強(qiáng)系統(tǒng)的抗干擾能力，現(xiàn)實(shí)中很多突發(fā)通信系統(tǒng)，比如二次雷達(dá)，都采用跳擴(kuò)頻技術(shù)體制，跳擴(kuò)頻系統(tǒng)比一般的系統(tǒng)具有更高的設(shè)計(jì)復(fù)雜度，尤其是接收信道中的模擬跳頻源和預(yù)選濾波器的設(shè)計(jì)，它們占用資源多，使用繁瑣，常常是影響系統(tǒng)成功與否的設(shè)計(jì)瓶頸。為了保證有較高的動(dòng)態(tài)和靈敏度，絕大多數(shù)接收機(jī)都選用經(jīng)典的超外差低中頻接收架構(gòu)，每次都要先經(jīng)過預(yù)選濾波器濾掉鏡頻和干擾信號(hào)，然后通過模擬混頻器和跳頻本振下變成固定的低中頻信號(hào)，從而實(shí)現(xiàn)解跳功能。但公知的是采用此種方式會(huì)增加較多的模擬信號(hào)處理環(huán)節(jié)，如預(yù)選濾波器、混頻器、跳頻本振、各種均衡器等，這些模擬電路的不僅會(huì)造成信號(hào)失真，而且對(duì)提高可靠性、縮小體積、降低成本和功耗也是不利的。同時(shí)，由于模擬濾波器限制了中頻帶寬，也導(dǎo)致了系統(tǒng)可擴(kuò)展性差。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是提供一種系統(tǒng)設(shè)計(jì)復(fù)雜度更低，產(chǎn)品可靠性更高，擴(kuò)展性更好的適用于突發(fā)通信系統(tǒng)中的寬帶解跳裝置。

本發(fā)明采用的技術(shù)方案如下：

隨著大規(guī)模集成電路技術(shù)的迅速發(fā)展，數(shù)字信號(hào)處理的手段得到極大增強(qiáng)，現(xiàn)在fpga內(nèi)部運(yùn)算速度最高可達(dá)近1gmhz，通過fpga內(nèi)部上百萬門的邏輯資源，實(shí)現(xiàn)接收系統(tǒng)的寬帶數(shù)字解跳變?yōu)榭赡堋?/p>

一種寬帶數(shù)字解跳裝置，其特征在于：包括依次相連的采樣時(shí)鐘電路、寬帶a/d采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路；其中，寬帶a/d采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)；信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字dds電路和低通濾波電路；所述時(shí)序控制電路與寬帶a/d采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。

所述采樣時(shí)鐘電路產(chǎn)生的時(shí)鐘信號(hào)精度小于等于1ppm，抖動(dòng)少于1ps。

還包括連接于數(shù)字dds電路與低通濾波電路之間的數(shù)字降速電路。

所述時(shí)序控制電路又與外部接口電路和采樣時(shí)鐘電路相連。

所述時(shí)序控制電路還包括數(shù)據(jù)緩存模塊。

所述采樣時(shí)鐘電路還包括濾波匹配電路。

所述寬帶a/d采樣轉(zhuǎn)換電路包括a/d轉(zhuǎn)換電路和兩個(gè)相同的無源差分匹配電路；兩個(gè)無源差分匹配電路串聯(lián)后與a/d轉(zhuǎn)換電路相連。

所述兩個(gè)無源差分匹配電路背對(duì)背相連。

所述數(shù)字dds電路還包括隨機(jī)擾動(dòng)模塊，所述隨機(jī)擾動(dòng)模塊與dds電路中相位累加器的寄存器和加法器相連；所述隨機(jī)擾動(dòng)模塊又與時(shí)序控制電路相連。

所述低通濾波電路為倒置型低通濾波電路。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：能夠用數(shù)字化的方式實(shí)現(xiàn)了突發(fā)通信中常要的解跳功能，且具有小型化，低功耗，高性價(jià)比等特點(diǎn)，可靠性高，擴(kuò)展性強(qiáng)。

附圖說明

圖1為本發(fā)明其中一實(shí)施例的原理示意圖。

圖2為圖1所示實(shí)施例中的采樣時(shí)鐘電路的濾波匹配電路示意圖。

圖3為圖1所示實(shí)施例中寬帶a/d采樣轉(zhuǎn)換電路中兩個(gè)無源差分器的連接示意圖。

圖4為圖1所示實(shí)施例中數(shù)字dds電路框圖。

圖5為圖1所示實(shí)施例中數(shù)字降速電路框圖。

圖6為圖1所示實(shí)施例中低通濾波電路框圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

本說明書(包括任何附加權(quán)利要求、摘要和附圖)中公開的任一特征，除非特別敘述，均可被其他等效或者具有類似目的的替代特征加以替換。即，除非特別敘述，每個(gè)特征只是一系列等效或類似特征中的一個(gè)例子而已。

如圖1所示，一種寬帶數(shù)字解跳裝置，包括依次相連的采樣時(shí)鐘電路、寬帶a/d采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路。其中，寬帶a/d采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)，在時(shí)鐘驅(qū)動(dòng)下，把寬帶模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并提供給信號(hào)處理電路。采樣時(shí)鐘電路產(chǎn)生時(shí)鐘信號(hào)，傳輸給寬帶a/d采樣轉(zhuǎn)換電路。信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字dds電路和低通濾波電路；所述時(shí)序控制電路與寬帶a/d采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。

在本具體實(shí)施例中，所述采樣時(shí)鐘電路產(chǎn)生高精度(精度小于等于1ppm)、低抖動(dòng)(抖動(dòng) 少于1ps)的時(shí)鐘信號(hào)。信號(hào)處理電路通過對(duì)單片fpga編程，實(shí)現(xiàn)對(duì)輸入的寬帶信號(hào)進(jìn)行動(dòng)態(tài)的數(shù)字解跳，并把處理后得到的基帶數(shù)據(jù)送外部接口電路；外部接口電路與fpga連接，用于將fpga處理后的基帶數(shù)據(jù)送出。

所述時(shí)序控制電路又與外部接口電路和采樣時(shí)鐘電路相連。外部接口電路接收外部控制信號(hào)，從而可以通過控制時(shí)序控制電路和采用時(shí)鐘電路來處理不同帶寬的射頻信號(hào)，方便在更多場(chǎng)合使用，適應(yīng)性和擴(kuò)展性強(qiáng)。在本具體實(shí)施例中，采樣時(shí)鐘電路還配置有spi配置接口，fpga中的時(shí)序控制電路通過接口對(duì)其設(shè)置不同參數(shù)，從而可以按照要求輸出高精度、低抖動(dòng)的時(shí)鐘信號(hào)，輸出還可包括coms，lvds，lvpecl等電平特性，適用性和擴(kuò)展性強(qiáng)。

在本具體實(shí)施例中，應(yīng)用了帶通采樣定理，直接數(shù)字頻率合成，多速率信號(hào)處理技術(shù)，具體實(shí)現(xiàn)還涉及到了粘合各模塊的時(shí)序控制技術(shù)。根據(jù)奈奎斯特帶通采樣定理，采樣頻率至少要大于有用信號(hào)帶寬的兩倍，才能確保信號(hào)無失真回復(fù)。公知的采樣頻率是要滿足式(1)要求，且最佳采樣頻率要滿足式(2)要求。

式中，為采樣頻率，fs和fl分別為載波信號(hào)的最大和最小頻率，n取能滿足fs≥2(fh-fl)的整數(shù)。發(fā)明中選取了式(2)中的采樣頻率，采樣頻率落在帶寬的拐點(diǎn)上，從而保證了采樣后的信號(hào)之間具有最大的保護(hù)帶寬。直接數(shù)字頻率合成涉及到把232內(nèi)的數(shù)據(jù)線性映射到0到2π的角度范圍內(nèi)，并輸出正交的正余弦值。

還包括連接于數(shù)字dds電路與低通濾波電路之間的數(shù)字降速電路。同時(shí)為了降低數(shù)據(jù)流處理速度，根據(jù)實(shí)際可進(jìn)行抽取控制，抽取變換見式(3)。

通過fpga編程對(duì)這幾部分進(jìn)行處理和控制，最終實(shí)現(xiàn)了圖1中所不實(shí)施例中的的基帶數(shù)據(jù)輸出。

所述時(shí)序控制電路還包括數(shù)據(jù)緩存模塊。在外部信號(hào)的控制下，對(duì)輸入的數(shù)字信號(hào)進(jìn)行實(shí)時(shí)緩存，結(jié)合后續(xù)的dds電路，該緩存可以保證dds在動(dòng)態(tài)換頻時(shí)，數(shù)據(jù)不丟失；此外時(shí)序控制電路完成了，各個(gè)模塊的協(xié)同處理，比如采樣頻率、dds相位，濾波器參數(shù)加載的管理，狀態(tài)機(jī)信號(hào)的啟動(dòng)以及整個(gè)系統(tǒng)的中各模塊的時(shí)鐘使能。

要保證寬帶采樣，需要高質(zhì)量時(shí)鐘電路，時(shí)鐘抖動(dòng)對(duì)采樣信噪比的影響見式(4)和(5)。

snrjitter＝-201g(2πfatjitter)db(4)

式中fa為信號(hào)輸入頻率，snradc為芯片固有的信噪比，其中snrjitter為抖動(dòng)所帶來的惡化信噪比。本發(fā)明選用了400mhz時(shí)鐘采樣500mhz高中頻輸入示例，snradc為65db，如要想得到總信噪比snrtotal是60db，根據(jù)式(4)和(5)可知tjitter要小于320飛秒，要求很高。針對(duì)此要求，選用了專用的時(shí)鐘芯片，比如analog公司的ad951x系列芯片。

同時(shí)，所述采樣時(shí)鐘電路還包括濾波匹配電路，要進(jìn)行時(shí)鐘濾波匹配電路設(shè)計(jì)(見圖2)。此電路對(duì)時(shí)鐘的相噪、啟動(dòng)時(shí)間和穩(wěn)定性有重大影響，相應(yīng)的電阻r和電容c的值，可根據(jù)鎖相環(huán)pll的相關(guān)知識(shí)得出，示例中先讓時(shí)鐘芯片產(chǎn)生了2.0ghz內(nèi)部振蕩，最后再分頻出400mhz時(shí)鐘，由此算出的具體值為：r1-6.2kω，r2-3.04kω，c1-108pf，c2-1.47nf，c3-17.3pf，這些值可以保證產(chǎn)生2.8ghz以內(nèi)的采樣時(shí)鐘，完全能滿足當(dāng)前的設(shè)計(jì)要求。本電路有參數(shù)寄存器(數(shù)據(jù)緩存模塊)，通過spi接口可以實(shí)時(shí)修改參數(shù)，從而可以動(dòng)態(tài)改變輸出時(shí)鐘頻率、電壓，有很好的擴(kuò)展性能。

所述寬帶a/d采樣轉(zhuǎn)換電路包括a/d轉(zhuǎn)換電路和兩個(gè)相同的無源差分匹配電路；兩個(gè)無源差分匹配電路串聯(lián)后與a/d轉(zhuǎn)換電路相連。輸入信號(hào)在流經(jīng)匹配不佳的電路時(shí)會(huì)惡化信號(hào)質(zhì)量，尤其是偶階諧波性能，在本具體實(shí)施例中采用了兩個(gè)相同的無源差分匹配電路串聯(lián)。

如圖3所示，所述兩個(gè)無源差分匹配電路背對(duì)背相連。通過背對(duì)背連接可以減少匹配失真，尤其適用于較大寬帶的高頻輸入信號(hào)。同時(shí)還完成信號(hào)從單端到差分的轉(zhuǎn)換過程，可以有效地抑制共模干擾。

如圖4所示，所述數(shù)字dds電路還包括隨機(jī)擾動(dòng)模塊，所述隨機(jī)擾動(dòng)模塊與dds電路中相位累加器的寄存器和加法器相連；所述隨機(jī)擾動(dòng)模塊又與時(shí)序控制電路相連。

信號(hào)經(jīng)a/d電路轉(zhuǎn)換之后，會(huì)成變成以fa±nfs為中心拓展的信號(hào)序列，由于是突發(fā)通信系統(tǒng)，發(fā)射和接收的頻率都可以通過算法實(shí)現(xiàn)得知，所有可以利用dds動(dòng)態(tài)生成一對(duì)嚴(yán)格正交的頻率，完成寬帶范圍內(nèi)某一個(gè)載波的頻譜搬移。圖4中相位增量由式(6)計(jì)算：

fout為要產(chǎn)生的頻率，具體設(shè)定值可以通過fa±nfs計(jì)算出，fs為數(shù)據(jù)序列流動(dòng)時(shí)鐘，本具體實(shí)施例中fout為100mhz，fs為400mhz。為了滿足寬帶變頻的要求，增高輸出頻譜的無雜散動(dòng)態(tài)范圍，電路中特設(shè)了一個(gè)隨機(jī)擾動(dòng)模塊輸出隨機(jī)擾動(dòng)值，用來打亂每個(gè)時(shí)鐘節(jié)拍增加的固定相位，從而提高dds的無雜散動(dòng)態(tài)范圍。該擾動(dòng)值由偽隨機(jī)序列完成，同時(shí)接收 外部控制，根據(jù)需要選擇是否啟動(dòng)。整個(gè)電路都在一個(gè)統(tǒng)一的時(shí)鐘clk驅(qū)動(dòng)下完成，保證各寄存器之間數(shù)據(jù)讀寫的高可靠性。由于采用fpga編程實(shí)現(xiàn)，電路中的相位量化器和三角函數(shù)查找表，都使用了量化手段，量化的具體方式是相位量化的位數(shù)要比相位代表的正

弦輸出值位數(shù)多兩位，對(duì)應(yīng)到本發(fā)明中是16位和14位，從而可保證有60db的正交抑制性，滿足了絕大多數(shù)的系統(tǒng)需求，計(jì)算公式見式(7)，如果需要更高指標(biāo)，可按此種方式同時(shí)增加位數(shù)，每增加一位大約可增加6db的抑制。

式中為給定的正交誤差，mi為虛假抑制度，如果要使mi為60db，則誤差必須小于0.1。

圖5所示，數(shù)字降速電路，根據(jù)需要，該電路可對(duì)前一級(jí)的處理數(shù)據(jù)進(jìn)行降速處理，從而減少fpga資源消耗，降低后級(jí)濾波的設(shè)計(jì)難度。該電路使用時(shí)要注意，降速后的數(shù)據(jù)速率必須大于有用信號(hào)帶寬的2倍。本發(fā)明中采用cic低通濾波方法實(shí)現(xiàn)，由于是前級(jí)濾波，重點(diǎn)是完成抽取，精系化的濾波可由后級(jí)的自適應(yīng)低通濾波電路完成。

圖6所示，是低通濾波器電路。系統(tǒng)根據(jù)應(yīng)用需要，可以預(yù)先計(jì)算出多套濾波系數(shù)，以針對(duì)不同的帶寬要求。此濾波是一個(gè)子基帶濾波器，不是對(duì)應(yīng)于整個(gè)系統(tǒng)的大帶寬一(nb，(n+1)b)，而是對(duì)應(yīng)于具體的某一個(gè)子帶寬。該濾波器設(shè)置了可達(dá)90階的抽頭系數(shù)，在歸一化到0.4的帶寬上，阻帶衰減大于65db，滿足機(jī)載產(chǎn)品的基帶解調(diào)需求。輸入信號(hào)先經(jīng)過緩存，然后采用倒置型的數(shù)字低通濾波器，該流水線結(jié)構(gòu)可共用fpga的乘累加資源，提高資源利用率。不同特性的濾波器系數(shù)可以在外部信號(hào)的控制下實(shí)現(xiàn)動(dòng)態(tài)加載，從而可以在零中頻上限定有效的帶寬，達(dá)到自適應(yīng)濾波目的。