本發(fā)明涉及廣播電視技術(shù)領(lǐng)域，具體為一種廣播電視高清一體機。

背景技術(shù)：

隨著科技的發(fā)展，特別是高清技術(shù)在廣播電視設(shè)備的應(yīng)用，人們對電視節(jié)目的清晰度，穩(wěn)定度，以及帶寬要求是越來越高，在這樣背景下，高清節(jié)目，也越來越多地被人們所接受，人們希望看到更清晰，更流暢的電視節(jié)目。目前國內(nèi)大部分的電視節(jié)目還是標清的，標清設(shè)備到高清設(shè)備的轉(zhuǎn)換，按目前市場上的設(shè)備行情來看，不僅價格昂貴，穩(wěn)定性也不高，同時目前市場上的高清設(shè)備，大都是用專有芯片做起來的，這種做法，一來集成度不高，集成度穩(wěn)定性不是很好，設(shè)備與設(shè)備之間的連接，繁瑣，麻煩，另外，單功能的設(shè)備，價格相對高。

技術(shù)實現(xiàn)要素：

本發(fā)明所解決的技術(shù)問題在于提供一種廣播電視高清一體機，以解決上述背景技術(shù)中的問題。

本發(fā)明所解決的技術(shù)問題采用以下技術(shù)方案來實現(xiàn)：廣播電視高清一體機，包括：FPGA處理單元，所述FPGA處理單元的SDI輸入通道0-15連接有電壓、阻抗平衡模塊，電壓、阻抗平衡模塊保持SDI信號的電壓的穩(wěn)定性，以及傳輸過程中阻抗的連續(xù)性，保持SDI信號的完整度，輸出的是SDI的音視頻信號；PC輸出通過字幕處理單元連接于FPGA處理單元，字幕處理單元實時處理字幕、圖片的特效；服務(wù)器輸出通過IP解碼器單元連接于FPGA處理單元，輸入接口是從音視頻的服務(wù)器的IP網(wǎng)絡(luò)接口或者PC的網(wǎng)絡(luò)接口，其IP解碼器單元的輸入的信號是MPEG2或者H.264的編碼源，解碼MPEG2/H.264的信號，然后送到HDMI輸出驅(qū)動單元，輸出HDMI信號；FPGA處理單元上連接有DDR3內(nèi)存模塊、SDI輸出驅(qū)動模塊，DDR3內(nèi)存模塊存儲音視頻的數(shù)據(jù)，為音視頻處理，同步做準備；同步模塊將SDI信號傳送給FPGA處理單元，MCU模塊通過串行SPI-BUS總線接口連接于FPGA處理單元，MCU模塊控制FPGA處理單元、控制面板單元、SDI輸出模塊、SDI輸入模塊，將整個播出控制系統(tǒng)整合到一起；SPI-Flash通過串行SPI-BUS總線接口連接于FPGA處理單元，SPI-Flash存儲LOGO數(shù)據(jù)，以及時間等格式，SPI-Flash為可讀可寫模塊，通過串口UART，燒錄入相應(yīng)的LOGO數(shù)據(jù)和時間格式數(shù)據(jù)，通過FPGA處理單元內(nèi)部的SPI-Flash控制器讀取LOGO數(shù)據(jù)和時間格式導入到DDR3內(nèi)存模塊；RTC模塊通過I2C-BUS總線接口連接于FPGA處理單元，RTC模塊包括可編程時鐘輸出、中斷輸出和掉電檢測器，所有的地址和數(shù)據(jù)通過I2C-BUS總線接口串行傳遞，最大總線速度為400Kbits/s，每次讀寫數(shù)據(jù)后內(nèi)嵌的字地址寄存器會自動產(chǎn)生增量，RTC模塊與FPGA處理單元內(nèi)部中央處理器單元相連，F(xiàn)PGA處理單元內(nèi)部中央處理器單元作為主控，RTC模塊為從屬，通過I2C-BUS總線接口對RTC模塊進行訪問，讀取所需要的時間、日期控制寄存器，來控制所需要顯示的LOGO、時間。

所述FPGA處理單元包括SDI處理單元、音視頻處理核心單元、中央處理器單元，音視頻處理核心單元通過主機接口連接于中央處理器單元，中央處理器單元上連接有指令RAM單元、數(shù)據(jù)RAM單元，音視頻處理核心單元通過從機接口經(jīng)數(shù)據(jù)寬度轉(zhuǎn)換后與音頻內(nèi)存控制單元、視頻內(nèi)存控制單元通訊，音視頻處理核心單元通過AXI總線連接有I2C單元、串口單元、視頻處理、音頻處理、控制單元、TF卡控制單元、SPI總線Flash單元，SDI處理單元通過視頻處理、音頻處理連接控制音頻切換單元、視頻切換單元，音頻切換單元、視頻切換單元連接到音視頻處理核心單元的主機接口上。

所述SDI處理單元將SDI信號經(jīng)串行轉(zhuǎn)并行后進行音視頻信號格式\模式產(chǎn)生、音視頻解嵌，音視頻解嵌后再進行音視頻加嵌后并行轉(zhuǎn)串行，同時外接時鐘信號通過時鐘恢復進行串行轉(zhuǎn)并行、時序產(chǎn)生，時序產(chǎn)生控制音視頻信號格式\模式產(chǎn)生,時序產(chǎn)生時外接同步信號。

所述音視頻處理核心單元將信號源進行輸入時序格式轉(zhuǎn)換后經(jīng)過高清轉(zhuǎn)標清下變換傳輸?shù)角袚Q緩存控制，之后通過音視頻寫FIFO控制傳送給DDR3內(nèi)存控制單元以及AXI總線控制單元，DDR3內(nèi)存控制單元以及AXI總線控制單元將信號經(jīng)音視頻讀FIFO控制、下變換緩存控制、標清轉(zhuǎn)高清上變換進入視頻、臺標、時間、鍵混疊加處理電源后進行輸出時序格式轉(zhuǎn)換。

所述輸入時序格式轉(zhuǎn)換時SDI切換單元送過來的是時序內(nèi)嵌在亮度數(shù)據(jù)中，通過解析視頻數(shù)據(jù)，從而解除行同步，場同步，奇偶場信號，以及有效數(shù)據(jù)使能信號；高清轉(zhuǎn)標清下變換：如果輸入時高清信號，輸出是標清格式，就需要對視頻，音頻進行下變換處理，如果不需要做下變換，音視頻信號將直通此模塊，不做任何處理。

與已公開技術(shù)相比，本發(fā)明存在以下優(yōu)點：本發(fā)明采用了芯片設(shè)計原理，自主創(chuàng)新的理念，設(shè)計出SDI信號處理單元，音頻信號的響度自動增益單元，幀同步單元，臺標，時間發(fā)生器單元，字幕疊加單元，鍵混疊加單元，上變換，下變換單元。讓系統(tǒng)的集成度，更高，自主技術(shù)含量更高，可開發(fā)性，升級性，更強，而且使整個產(chǎn)品的連接更簡便，適配性更強，在總體成本降低的情況下，保持了高性能。同時擴展口的設(shè)計，為以后錄制，制作，IP接口的加入提供了基礎(chǔ)。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)原理圖。

圖2為本發(fā)明的FPGA處理單元結(jié)構(gòu)原理圖。

圖3為本發(fā)明的SDI處理單元結(jié)構(gòu)原理圖。

圖4為本發(fā)明的音視頻處理核心單元結(jié)構(gòu)原理圖。

具體實施方式

為了使本發(fā)明的技術(shù)手段、創(chuàng)作特征、工作流程、使用方法達成目的與功效易于明白了解，下面將結(jié)合本發(fā)明實施例，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

如圖1所示，廣播電視高清一體機，包括：FPGA處理單元，所述FPGA處理單元的SDI輸入通道0-15連接有電壓、阻抗平衡模塊，電壓、阻抗平衡模塊保持SDI信號的電壓的穩(wěn)定性，以及傳輸過程中阻抗的連續(xù)性，保持SDI信號的完整度，輸出的是SDI的音視頻信號；PC輸出通過字幕處理單元連接于FPGA處理單元，字幕處理單元實時處理字幕、圖片的特效；服務(wù)器輸出通過IP解碼器單元連接于FPGA處理單元，輸入接口是從音視頻的服務(wù)器的IP網(wǎng)絡(luò)接口或者PC的網(wǎng)絡(luò)接口，其IP解碼器單元的輸入的信號是MPEG2或者H.264的編碼源，解碼MPEG2/H.264的信號，然后送到HDMI輸出驅(qū)動單元，輸出HDMI信號；FPGA處理單元上連接有DDR3內(nèi)存模塊、SDI輸出驅(qū)動模塊，DDR3內(nèi)存模塊存儲音視頻的數(shù)據(jù)，為音視頻處理，同步做準備；同步模塊將SDI信號傳送給FPGA處理單元，MCU模塊通過串行SPI-BUS總線接口連接于FPGA處理單元，MCU模塊控制FPGA處理單元、控制面板單元、SDI輸出模塊、SDI輸入模塊，將整個播出控制系統(tǒng)整合到一起；SPI-Flash通過串行SPI-BUS總線接口連接于FPGA處理單元，SPI-Flash存儲LOGO數(shù)據(jù)，以及時間等格式，SPI-Flash為可讀可寫模塊，通過串口UART，燒錄入相應(yīng)的LOGO數(shù)據(jù)和時間格式數(shù)據(jù)，通過FPGA處理單元內(nèi)部的SPI-Flash控制器讀取LOGO數(shù)據(jù)和時間格式導入到DDR3內(nèi)存模塊；RTC模塊通過I2C-BUS總線接口連接于FPGA處理單元，RTC模塊包括可編程時鐘輸出、中斷輸出和掉電檢測器，所有的地址和數(shù)據(jù)通過I2C-BUS總線接口串行傳遞，最大總線速度為400Kbits/s，每次讀寫數(shù)據(jù)后內(nèi)嵌的字地址寄存器會自動產(chǎn)生增量，RTC模塊與FPGA處理單元內(nèi)部中央處理器單元相連，F(xiàn)PGA處理單元內(nèi)部中央處理器單元作為主控，RTC模塊為從屬，通過I2C-BUS總線接口對RTC模塊進行訪問，讀取所需要的時間、日期控制寄存器，來控制所需要顯示的LOGO、時間。

如圖2所示，所述FPGA處理單元包括SDI處理單元、音視頻處理核心單元、中央處理器單元，音視頻處理核心單元通過主機接口連接于中央處理器單元，中央處理器單元上連接有指令RAM單元、數(shù)據(jù)RAM單元，音視頻處理核心單元通過從機接口經(jīng)數(shù)據(jù)寬度轉(zhuǎn)換后與音頻內(nèi)存控制單元、視頻內(nèi)存控制單元通訊，音視頻處理核心單元通過AXI總線連接有I2C單元、串口單元、視頻處理、音頻處理、控制單元、TF卡控制單元、SPI總線Flash單元，SDI處理單元通過視頻處理、音頻處理連接控制音頻切換單元、視頻切換單元，音頻切換單元、視頻切換單元連接到音視頻處理核心單元的主機接口上。

如圖3所示，所述SDI處理單元將SDI信號經(jīng)串行轉(zhuǎn)并行后進行音視頻信號格式\模式產(chǎn)生、音視頻解嵌，音視頻解嵌后再進行音視頻加嵌后并行轉(zhuǎn)串行，同時外接時鐘信號通過時鐘恢復進行串行轉(zhuǎn)并行、時序產(chǎn)生，時序產(chǎn)生控制音視頻信號格式\模式產(chǎn)生,時序產(chǎn)生時外接同步信號。

如圖4所示，所述音視頻處理核心單元將信號源進行輸入時序格式轉(zhuǎn)換后經(jīng)過高清轉(zhuǎn)標清下變換傳輸?shù)角袚Q緩存控制，之后通過音視頻寫FIFO控制傳送給DDR3內(nèi)存控制單元以及AXI總線控制單元，DDR3內(nèi)存控制單元以及AXI總線控制單元將信號經(jīng)音視頻讀FIFO控制、下變換緩存控制、標清轉(zhuǎn)高清上變換進入視頻、臺標、時間、鍵混疊加處理電源后進行輸出時序格式轉(zhuǎn)換。

所述輸入時序格式轉(zhuǎn)換時SDI切換單元送過來的是時序內(nèi)嵌在亮度數(shù)據(jù)中，通過解析視頻數(shù)據(jù)，從而解除行同步，場同步，奇偶場信號，以及有效數(shù)據(jù)使能信號；高清轉(zhuǎn)標清下變換：如果輸入時高清信號，輸出是標清格式，就需要對視頻，音頻進行下變換處理，如果不需要做下變換，音視頻信號將直通此模塊，不做任何處理。

本發(fā)明在FPGA處理單元的獨立集成電路設(shè)計，運用了芯片設(shè)計原理，芯片設(shè)計流程，運用SoC的構(gòu)架，統(tǒng)一的系統(tǒng)總線構(gòu)架，獨立的CPU處理，獨立的內(nèi)存控制，獨立的SDI解嵌，加嵌，以及獨立的音視頻處理單元。使整個集成電路設(shè)計更合理，獨立性，可擴展性更強。同時運用先進的設(shè)計理念以及設(shè)計思想，擺脫了FPGA高頻率上不過去的問題，是內(nèi)部總線時鐘達到200MHz,內(nèi)存頻率達400MHz,同時運用了功率管理模塊，使整個芯片的功率控制在最小狀態(tài)，保證了芯片的發(fā)熱問題的解決。

以上顯示和描述了本發(fā)明的基本原理、主要特征及本發(fā)明的優(yōu)點。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進，這些變化和改進都落入要求保護的本發(fā)明范圍內(nèi)。本發(fā)明的要求保護范圍由所附的權(quán)利要求書及其等效物界定。