本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及同步信號傳輸方法及裝置、現(xiàn)場可編程門陣列(fieldprogrammablegatearray，fpga)。

背景技術(shù)：

jesd204b標(biāo)準(zhǔn)提供一種在一個或多個數(shù)據(jù)轉(zhuǎn)換器與數(shù)字信號處理器件之間建立接口的方法，例如模數(shù)轉(zhuǎn)換器(analogtodigitalconverter，adc)與fpga之間的接口，或數(shù)模轉(zhuǎn)換器(digitaltoanalogconverter，dac)與fpga之間的接口，相比于通常的并行數(shù)據(jù)傳輸，jesd204b是一種更高速度的串行接口。它減少了器件之間的走線數(shù)量，降低了走線匹配要求，并消除了建立與保持時序約束問題，從而簡化了高速轉(zhuǎn)換器數(shù)據(jù)接口的實施。由于jesd204b鏈路需要在數(shù)據(jù)傳輸之前建立，因此存在新的挑戰(zhàn)，必須采用新的技術(shù)來確定接口是否正常工作。

在現(xiàn)有的基于jesd204b標(biāo)準(zhǔn)的接口方案中，時鐘芯片同時給fpga和adc/dac提供jesd204b使用的參考時鐘和同步信號(sysref)，fpga側(cè)使用的sysref信號共經(jīng)過兩段走線，第一段是從時鐘芯片到fpga的輸入管腳，第二段是從fpga輸入管腳到fpga內(nèi)部采樣sysref的寄存器，該寄存器的工作時鐘與時鐘芯片提供給fpga的參考時鐘同源。然而，對于上述第二段走線，由于sysref信號從fpga的輸入管腳進(jìn)入fpga后，理論上可以被fpga內(nèi)部的任何一個寄存器寄存，因此，sysref信號的傳輸時延會隨著fpga內(nèi)部每次布線結(jié)果的不同而變化，這樣就有可能發(fā)生sysref信號到達(dá)fpga內(nèi)部的采樣寄存器的時刻不滿足該寄存器的建立時間，導(dǎo)致sysref信號采樣錯誤，進(jìn)而造成jesd204b的本地多幀時鐘錯誤，幀和多幀邊界定位錯 誤，鏈路無法正確發(fā)送或接收數(shù)據(jù)。

綜上所述，現(xiàn)有的jesd204b使用方案中，無法保證sysref信號從fpga輸入管腳到內(nèi)部采樣寄存器的時延滿足寄存器的建立時間，因此無法確定sysref信號在fpga內(nèi)部采樣的正確性，進(jìn)而無法保證數(shù)據(jù)傳輸?shù)恼_性。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例提供了同步信號傳輸方法及裝置、fpga，用以保證在fpga內(nèi)部對同步信號采樣以及使用的正確性，進(jìn)而保證整個鏈路數(shù)據(jù)傳輸?shù)恼_性。

本發(fā)明實施例提供的一種同步信號傳輸方法包括：

fpga中的采樣寄存器接收從所述fpga的輸入管腳傳輸?shù)耐叫盘栆约皩υ撏叫盘栠M(jìn)行采樣，該采樣寄存器為所述fpga中預(yù)設(shè)位置的寄存器；其中，從所述fpga的輸入管腳傳輸?shù)耐叫盘柺怯稍揻pga外部的時鐘芯片，根據(jù)需要發(fā)送給該fpga的參考時鐘信號，對該同步信號的相位進(jìn)行設(shè)置后發(fā)送給所述fpga的輸入管腳的；

所述采樣寄存器通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的每一信號傳輸路徑，將采樣后的同步信號發(fā)送給所述fpga中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應(yīng)。

本發(fā)明實施例提供的該方法中，通過fpga中的采樣寄存器接收從所述fpga的輸入管腳傳輸?shù)耐叫盘栆约皩υ撏叫盘栠M(jìn)行采樣，并且該采樣寄存器為所述fpga中預(yù)設(shè)位置的寄存器，可使得同步信號從fpga的輸入管腳傳輸?shù)皆摬蓸蛹拇嫫鞯臅r延保持不變。并且，由于從所述fpga的輸入管腳傳輸?shù)耐叫盘柺怯稍揻pga外部的時鐘芯片，根據(jù)需要發(fā)送給該fpga的參考時鐘信號，對該同步信號的相位進(jìn)行設(shè)置后發(fā)送給所述fpga的輸入管腳的，因此保證了同步信號從時鐘芯片傳輸?shù)皆揻pga的輸入管腳的時延也是固定不變的。此外，所述采樣寄存器由于是通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的每一 信號傳輸路徑，將采樣后的同步信號發(fā)送給所述fpga中的使用該同步信號的每一寄存器，即在fpga內(nèi)部傳輸同步信號的每一路徑均滿足時序要求。因此，本方案整體上保證了在fpga內(nèi)部對同步信號采樣以及使用的正確性，并且保證了整個鏈路數(shù)據(jù)傳輸?shù)恼_性。

較佳地，所述采樣寄存器為所述fpga內(nèi)部的輸入輸出管腳單元(inputoutputblock，iob)中的寄存器。

從而，相比現(xiàn)有技術(shù)中，同步信號從fpga的輸入管腳傳輸?shù)讲蓸蛹拇嫫鞯臅r延會隨每次對fpga布線的不同發(fā)生變化，本發(fā)明實施例提供的該方法可使得同步信號從fpga的輸入管腳傳輸?shù)皆摬蓸蛹拇嫫鞯臅r延保持不變，進(jìn)而使得該時延能夠滿足采樣寄存器的建立時間，保證對同步信號采樣的正確性。

較佳地，所述fpga中的使用該同步信號的每一寄存器位于jesd204b模塊中。

從而，實現(xiàn)了jesd204b接口標(biāo)準(zhǔn)，可實現(xiàn)高速的數(shù)據(jù)傳輸。

本發(fā)明實施例提供的一種同步信號傳輸方法包括：

時鐘芯片當(dāng)確定需要發(fā)送同步信號給fpga時，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號對所述同步信號的相位進(jìn)行設(shè)置；

所述時鐘芯片將所述設(shè)置后的同步信號發(fā)送給所述fpga的輸入管腳。

從而，使得同步信號由時鐘芯片傳輸?shù)絝pga的輸入管腳的時延保持一定，進(jìn)而提高了在fpga內(nèi)部對同步信號采樣以及使用的正確性。

較佳地，所述時鐘芯片當(dāng)確定需要發(fā)送同步信號給現(xiàn)場可編程門陣列fpga時，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號對所述同步信號的相位進(jìn)行設(shè)置，具體包括：

當(dāng)所述時鐘芯片上電后，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號的相位，以及預(yù)設(shè)的所述參考時鐘信號與所述同步信號的相位差，對所述同步信號的相位進(jìn)行設(shè)置。

在采樣寄存器側(cè)，本發(fā)明實施例提供的一種同步信號傳輸裝置，包括：

第一單元，用于接收從fpga的輸入管腳傳輸?shù)耐叫盘栆约皩υ撏叫盘栠M(jìn)行采樣，該裝置為所述fpga中預(yù)設(shè)位置的寄存器；其中，從所述fpga的輸入管腳傳輸?shù)耐叫盘柺怯稍揻pga外部的時鐘芯片，根據(jù)需要發(fā)送給該fpga的參考時鐘信號，對該同步信號的相位進(jìn)行設(shè)置后發(fā)送給所述fpga的輸入管腳的；

第二單元，用于通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的每一信號傳輸路徑，將采樣后的同步信號發(fā)送給所述fpga中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應(yīng)。

較佳地，該裝置為所述fpga內(nèi)部的輸入輸出管腳單元iob中的寄存器。

本發(fā)明實施例提供了一種fpga，該fpga包括上述在采樣寄存器側(cè)的裝置。

較佳地，該fpga還包括多個使用所述同步信號的寄存器。

較佳地，所述多個使用該同步信號的寄存器位于jesd204b模塊中。

較佳地，所述多個使用該同步信號的每一寄存器具體用于：

通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的與該寄存器對應(yīng)的信號傳輸路徑，接收所述采樣寄存器發(fā)送的采樣后的同步信號。

在時鐘芯片側(cè)，本發(fā)明實施例提供的另一種同步信號傳輸裝置，包括：

同步信號設(shè)置單元，用于當(dāng)確定需要發(fā)送同步信號給現(xiàn)場可編程門陣列fpga時，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號對所述同步信號的相位進(jìn)行設(shè)置；

同步信號發(fā)送單元，用于將所述設(shè)置后的同步信號發(fā)送給所述fpga的輸入管腳。

較佳地，所述同步信號設(shè)置單元具體用于：

當(dāng)該裝置上電后，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號的相位，以及預(yù)設(shè)的所述參考時鐘信號與所述同步信號的相位差，對所述同步信號的相位進(jìn)行設(shè)置。

附圖說明

圖1為本發(fā)明實施例提供的一種同步信號傳輸?shù)南到y(tǒng)框圖；

圖2為本發(fā)明實施例提供的一種同步信號傳輸方法的流程示意圖；

圖3為本發(fā)明實施例提供的另一種同步信號傳輸方法的流程示意圖；

圖4為本發(fā)明實施例提供的一種同步信號傳輸裝置的結(jié)構(gòu)示意圖；

圖5為本發(fā)明實施例提供的另一種同步信號傳輸裝置的結(jié)構(gòu)示意圖。

具體實施方式

本發(fā)明實施例提供了同步信號傳輸方法及裝置、fpga，用以保證在fpga內(nèi)部對同步信號采樣以及使用的正確性，進(jìn)而保證整個鏈路數(shù)據(jù)傳輸?shù)恼_性。

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

圖1為本發(fā)明實施例提供的一種同步信號傳輸?shù)南到y(tǒng)框圖。其中包括時鐘芯片和fpga；reg為fpga中的采樣寄存器，該采樣寄存器即為fpga中預(yù)設(shè)位置的寄存器，也就是該采樣寄存器的位置在fpga中的位置固定，其位于iob中；jesd204b為fpga中的一個模塊，該jesd204b模塊實現(xiàn)了jesd204b接口標(biāo)準(zhǔn)，并且該jesd204b模塊中包括多個寄存器。在本實施例中，同步信號為sysref，在圖中用sysref表示，參考時鐘信號在圖中用clock_fpga表示。

整體上，將從時鐘芯片到fpga內(nèi)部jesd2048模塊之間傳輸同步信號sysref的走線(或稱為路徑)劃分為三段。即從時鐘芯片的信號輸出端到fpga的輸入管腳為第一段走線，對應(yīng)圖1中所示的時延1；從fpga的輸入管腳到fpga中的reg為第二段走線，對應(yīng)圖1中所示的時延2；從reg到 jesd2048模塊為第三段走線，對應(yīng)圖1中所示的時延3。

針對第一段走線：考慮到時鐘芯片的可配置性，每次時鐘芯片上電工作后，輸出的參考時鐘信號clock_fpga和同步信號sysref的相位關(guān)系有可能會發(fā)生變化，因此，預(yù)先對時鐘芯片進(jìn)行上電配置，具體地，根據(jù)clock_fpga的相位設(shè)置sysref的相位，使時鐘芯片每次上電正常工作后，輸出給fpga的clock_fpga和sysref的相位關(guān)系保持固定，也就是使這兩個信號的相位差保持固定不變。從而，通過該第一段走線，發(fā)送設(shè)置后的sysref給fpga的輸入管腳，可以保證圖1中時延1固定不變，并且時延1過后，sysref和clock_fpga的相位關(guān)系也是固定的。

針對第二段走線：考慮到sysref從fpga的輸入管腳進(jìn)入fpga內(nèi)部后，理論上可以被fpga內(nèi)部任何一個寄存器寄存(即對sysref進(jìn)行采樣)，但fpga的輸入管腳到每個寄存器的時延值是不同的，從而無法保證sysref從fpga的輸入管腳到fpga內(nèi)部的采樣寄存器的時延滿足該寄存器的建立時間，進(jìn)而無法確定sysref能夠正確采樣。因此，本發(fā)明實施例預(yù)先選取fpga內(nèi)部的iob中的寄存器reg作為采樣寄存器，可以保證從fpga輸入管腳到該管腳的iob內(nèi)部寄存器的走線固定，通過該走線傳輸sysref，可以保證圖1中時延2的值是固定的。

針對第三段走線：考慮到sysref從fpga預(yù)設(shè)位置的采樣寄存器(參見圖1中的reg)到fpga中的jesd204b模塊時，jesd204b模塊中包含多個寄存器，并且該模塊中可能存在多個寄存器需要使用該sysref信號，因此，sysref從reg傳輸?shù)絡(luò)esd204b模塊經(jīng)過的走線具體可闡述為：采樣寄存器與jesd204b模塊中每一個使用該sysref的寄存器之間的路徑。因此，本發(fā)明實施例預(yù)先采用綜合布線工具預(yù)先對上述每一路徑做時序分析，當(dāng)存在任一路徑對應(yīng)的時序分析結(jié)果不滿足預(yù)設(shè)的時序要求時，對fpga中當(dāng)前的布線進(jìn)行優(yōu)化，直到每一路徑對應(yīng)的時序分析結(jié)果均滿足預(yù)設(shè)的時序要求，從而采用滿足預(yù)設(shè)時序要求的路徑傳輸該sysref。

由于sysref從上述每一段走線傳輸?shù)臅r延均可以滿足相應(yīng)地時序要求，因此，能夠保證在fpga內(nèi)部對同步信號采樣以及使用的正確性，進(jìn)而保證整個鏈路數(shù)據(jù)傳輸?shù)恼_性。

下面分別從fpga側(cè)以及時鐘芯片側(cè)對本發(fā)明實施例提供的同步信號傳輸方法進(jìn)行詳細(xì)介紹。

在fpga側(cè)，參見圖2，本發(fā)明實施例提供的一種同步信號傳輸方法包括：

s101、fpga中的采樣寄存器接收從所述fpga的輸入管腳傳輸?shù)耐叫盘栆约皩υ撏叫盘栠M(jìn)行采樣，該采樣寄存器為所述fpga中預(yù)設(shè)位置的寄存器；其中，從所述fpga的輸入管腳傳輸?shù)耐叫盘柺怯稍揻pga外部的時鐘芯片，根據(jù)需要發(fā)送給該fpga的參考時鐘信號，對該同步信號的相位進(jìn)行設(shè)置后發(fā)送給所述fpga的輸入管腳的；

較佳地，所述采樣寄存器為所述fpga內(nèi)部的iob中的寄存器。例如圖1中所示的fpga中的reg，該reg位于iob中，由于iob中每一輸入輸出管腳在fpga中的位置均是固定不變的，因此，預(yù)設(shè)該iob中的寄存器為采樣寄存器，等同于將fpga中用于對同步信號進(jìn)行采樣的寄存器的位置進(jìn)行了固定，從而，可以使得從fpga的輸入管腳傳輸同步信號到采樣寄存器的時延是固定不變的，從而避免了由于fpga每次布線結(jié)果的不同導(dǎo)致從fpga的輸入管腳傳輸同步信號到采樣寄存器的時延發(fā)生變化，進(jìn)而無法保證同步信號到達(dá)采樣寄存器的時刻滿足該寄存器的建立時間，導(dǎo)致同步信號采樣錯誤的情況。

s102、所述采樣寄存器通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的每一信號傳輸路徑，將采樣后的同步信號發(fā)送給所述fpga中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應(yīng)。

較佳地，可預(yù)先對上述每一信號傳輸路徑做時序分析，當(dāng)存在任一信號傳輸路徑對應(yīng)的時序分析結(jié)果不滿足預(yù)設(shè)的時序要求時，對fpga中當(dāng)前的布線進(jìn)行優(yōu)化，直到每一信號傳輸路徑對應(yīng)的時序分析結(jié)果均滿足預(yù)設(shè)的時序要 求，這樣，就能夠保證同步信號在fpga內(nèi)部能夠正確傳輸和使用。

較佳地，所述fpga中的使用該同步信號的每一寄存器位于jesd204b模塊中。

當(dāng)然，所述fpga中的使用該同步信號的每一寄存器不位于jesd204b模塊中也是可以的，本發(fā)明實施例對此不作限定。

相對應(yīng)地，在時鐘芯片側(cè)，參見圖3，本發(fā)明實施例提供的一種同步信號傳輸方法包括：

s201、時鐘芯片當(dāng)確定需要發(fā)送同步信號給現(xiàn)場可編程門陣列fpga時，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號對所述同步信號的相位進(jìn)行設(shè)置；

s202、所述時鐘芯片將所述設(shè)置后的同步信號發(fā)送給所述fpga的輸入管腳。

較佳地，所述時鐘芯片當(dāng)確定需要發(fā)送同步信號給fpga時，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號對所述同步信號的相位進(jìn)行設(shè)置，具體包括：

當(dāng)所述時鐘芯片上電后，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號的相位，以及預(yù)設(shè)的所述參考時鐘信號與所述同步信號的相位差，對所述同步信號的相位進(jìn)行設(shè)置。從而，保證從時鐘芯片輸出的參考時鐘信號和同步信號的相位關(guān)系保持一定，進(jìn)而，使得同步信號從時鐘芯片傳輸?shù)絝pga的輸入管腳的時延保持固定不變。

在采樣寄存器側(cè)，參見圖4，本發(fā)明實施例提供了一種同步信號傳輸裝置，該裝置包括：

第一單元11，用于接收從fpga的輸入管腳傳輸?shù)耐叫盘栆约皩υ撏叫盘栠M(jìn)行采樣，該裝置為所述fpga中預(yù)設(shè)位置的寄存器；其中，從所述fpga的輸入管腳傳輸?shù)耐叫盘柺怯稍揻pga外部的時鐘芯片，根據(jù)需要發(fā)送給該fpga的參考時鐘信號，對該同步信號的相位進(jìn)行設(shè)置后發(fā)送給所述fpga的輸入管腳的；

第二單元12，用于通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的每一信號傳輸路 徑，將采樣后的同步信號發(fā)送給所述fpga中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應(yīng)。

較佳地，該裝置為所述fpga內(nèi)部的輸入輸出管腳單元iob中的寄存器。

本發(fā)明實施例還提供了一種fpga，該fpga包括上述在采樣寄存器側(cè)的裝置。

較佳地，該fpga還包括多個使用所述同步信號的寄存器。

較佳地，所述多個使用該同步信號的寄存器位于jesd204b模塊中。當(dāng)然，本發(fā)明實施例并不限于所述多個使用該同步信號的寄存器一定要位于jesd204b模塊中。

較佳地，所述多個使用該同步信號的每一寄存器具體用于：

通過預(yù)先設(shè)置的滿足預(yù)設(shè)時序要求的與該寄存器對應(yīng)的信號傳輸路徑，接收所述采樣寄存器發(fā)送的采樣后的同步信號。

在時鐘芯片側(cè)，參見圖5，本發(fā)明實施例提供了一種同步信號傳輸裝置，該裝置包括：

同步信號設(shè)置單元21，用于當(dāng)確定需要發(fā)送同步信號給現(xiàn)場可編程門陣列fpga時，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號對所述同步信號的相位進(jìn)行設(shè)置；

同步信號發(fā)送單元22，用于將所述設(shè)置后的同步信號發(fā)送給所述fpga的輸入管腳。

該裝置例如可以為時鐘芯片。

較佳地，所述同步信號設(shè)置單元21具體用于：

當(dāng)該裝置上電后，根據(jù)需要發(fā)送給所述fpga的參考時鐘信號的相位，以及預(yù)設(shè)的所述參考時鐘信號與所述同步信號的相位差，對所述同步信號的相位進(jìn)行設(shè)置。

本發(fā)明實施例中，可以由處理器等實體設(shè)備實現(xiàn)上述各功能模塊。

本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本發(fā)明的實施例可提供為方法、系統(tǒng)、或計 算機(jī)程序產(chǎn)品。因此，本發(fā)明可采用完全硬件實施例、完全軟件實施例、或結(jié)合軟件和硬件方面的實施例的形式。而且，本發(fā)明可采用在一個或多個其中包含有計算機(jī)可用程序代碼的計算機(jī)可用存儲介質(zhì)(包括但不限于磁盤存儲器和光學(xué)存儲器等)上實施的計算機(jī)程序產(chǎn)品的形式。

本發(fā)明是參照根據(jù)本發(fā)明實施例的方法、設(shè)備(系統(tǒng))、和計算機(jī)程序產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計算機(jī)程序指令實現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合。可提供這些計算機(jī)程序指令到通用計算機(jī)、專用計算機(jī)、嵌入式處理機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器以產(chǎn)生一個機(jī)器，使得通過計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。

這些計算機(jī)程序指令也可存儲在能引導(dǎo)計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備以特定方式工作的計算機(jī)可讀存儲器中，使得存儲在該計算機(jī)可讀存儲器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。

這些計算機(jī)程序指令也可裝載到計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計算機(jī)或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計算機(jī)實現(xiàn)的處理，從而在計算機(jī)或其他可編程設(shè)備上執(zhí)行的指令提供用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。