本發(fā)明的實(shí)例大體上涉及圖像傳感器。更特定來(lái)說(shuō)，本發(fā)明的實(shí)例涉及實(shí)施堆疊芯片高動(dòng)態(tài)范圍圖像傳感器的方法及系統(tǒng)。

背景技術(shù)：

在不同領(lǐng)域(其包含汽車(chē)領(lǐng)域、機(jī)器視覺(jué)領(lǐng)域及專(zhuān)業(yè)視頻拍攝領(lǐng)域)中的許多應(yīng)用中已廣泛使用高速圖像傳感器。用于制造圖像傳感器(且尤其是互補(bǔ)金屬氧化物半導(dǎo)體(COMS)圖像傳感器)的技術(shù)已持續(xù)以迅猛的速度進(jìn)步。舉例來(lái)說(shuō)，對(duì)更高幀頻及更低功耗的需求已促進(jìn)這些圖像傳感器的進(jìn)一步微型化及集成化。

增加COMS圖像傳感器的幀頻的一種途徑可為增加并行操作的讀出電路的數(shù)目。在常規(guī)圖像傳感器中，像素陣列中的一列像素可共享一個(gè)讀出電路。在常規(guī)技術(shù)中的其它實(shí)例中，像素陣列中的一列像素單元可共享多個(gè)讀出電路。這些解決方案提供更高幀頻，但需要更多硅面積，這并不有助于硅圖像傳感器的微型化。

此外，許多應(yīng)用需要高動(dòng)態(tài)范圍(HDR)以捕獲從10^-1勒克斯(針對(duì)夜視)到10⁵勒克斯(針對(duì)明亮的陽(yáng)光或直接頭燈光照條件)的場(chǎng)景照明范圍。此高動(dòng)態(tài)范圍對(duì)應(yīng)于至少100dB的動(dòng)態(tài)范圍。當(dāng)前電荷耦合裝置(CCD)及CMOS傳感器無(wú)法實(shí)現(xiàn)此范圍，這是歸因于全阱限制及本底噪聲限制(其通常為約60～70dB)。需要高動(dòng)態(tài)范圍傳感器設(shè)計(jì)以將CMOS圖像傳感器的應(yīng)用擴(kuò)展到高動(dòng)態(tài)范圍領(lǐng)域中。

技術(shù)實(shí)現(xiàn)要素：

一方面，本發(fā)明提供一種在圖像傳感器中實(shí)施堆疊芯片高動(dòng)態(tài)范圍(HDR)算法的方法，其包括：由像素陣列捕獲具有第一曝光時(shí)間的第一幀及具有第二曝光時(shí)間的第二幀，其中所述第一曝光時(shí)間與所述第二曝光時(shí)間相比更長(zhǎng)或更短，其中所述像素陣列安置于第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個(gè)像素子陣列，其中所述多個(gè)像素子陣列中的每一者布置成多個(gè)像素群組，且其中所述多個(gè)像素群組中的每一者布置成p x q陣列的像素單元；由多個(gè)讀出電路獲取所述第一幀的圖像數(shù)據(jù)及所述第二幀的圖像數(shù) 據(jù)，其中所述多個(gè)讀出電路包含于安置于第二半導(dǎo)體裸片中的讀出電路中，其中所述多個(gè)像素子陣列中的每一者通過(guò)多個(gè)導(dǎo)體中的對(duì)應(yīng)一者耦合到所述多個(gè)讀出電路中的對(duì)應(yīng)一者；由包含于所述讀出電路中的多個(gè)ADC電路分別將所述第一幀的所述圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第一ADC輸出且將所述第二幀的所述圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第二ADC輸出；以及由功能邏輯將所述第一ADC輸出及所述第二ADC輸出加總以產(chǎn)生最終ADC輸出，其中所述功能邏輯安置于所述第二半導(dǎo)體裸片中。

另一方面，本發(fā)明提供一種堆疊芯片高動(dòng)態(tài)范圍(HDR)成像系統(tǒng)，其包括：像素陣列，其安置于第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個(gè)像素子陣列，其中所述多個(gè)像素子陣列中的每一者布置成多個(gè)像素群組，且其中所述多個(gè)像素群組中的每一者布置成p x q陣列的像素單元，其中所述像素陣列捕獲具有第一曝光時(shí)間的第一幀及具有第二曝光時(shí)間的第二幀，其中所述第一曝光時(shí)間與所述第二曝光時(shí)間相比更長(zhǎng)或更短；多個(gè)讀出電路，其包含于安置于第二半導(dǎo)體裸片中的讀出電路中，其中所述多個(gè)像素子陣列中的每一者通過(guò)多個(gè)導(dǎo)體中的對(duì)應(yīng)一者耦合到所述多個(gè)讀出電路中的對(duì)應(yīng)一者，其中所述多個(gè)讀出電路獲取所述第一幀的圖像數(shù)據(jù)及所述第二幀的圖像數(shù)據(jù)，其中所述多個(gè)讀出電路分別包含將所述第一幀的所述圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第一ADC輸出且將所述第二幀的所述圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第二ADC輸出的模/數(shù)(ADC)電路；以及功能邏輯，其耦合到所述讀出電路以將所述第一ADC輸出與所述第二ADC輸出加總以產(chǎn)生最終ADC輸出，其中所述功能邏輯安置于所述第二半導(dǎo)體裸片中。

另一方面，本發(fā)明提供一種在圖像傳感器中實(shí)施堆疊芯片高動(dòng)態(tài)范圍(HDR)算法的方法，其包括：由像素陣列捕獲具有第一曝光時(shí)間的第一幀，其中所述像素陣列安置于第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個(gè)像素子陣列，其中所述多個(gè)像素子陣列中的每一者布置成多個(gè)像素群組，且其中所述多個(gè)像素群組中的每一者布置成p x q陣列的像素單元；由包含于讀出電路中的多個(gè)ADC電路分別將所述第一幀的圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第一ADC輸出，其中所述多個(gè)讀出電路包含于安置于第二半導(dǎo)體裸片中的讀出電路中，其中所述多個(gè)像素子陣列中的每一者通過(guò)多個(gè)導(dǎo)體中的對(duì)應(yīng)一者耦合到所述多個(gè)讀出電路中的對(duì)應(yīng)一者；存儲(chǔ)所述第一ADC輸出；由所述像素陣列捕獲具有第二曝光時(shí)間的第二幀，其中所述第一曝光時(shí)間與所述第二曝光時(shí)間相比更長(zhǎng)或更短；由所述ADC電路將所述第二幀的圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第二ADC輸出；讀出所述第二ADC輸出且由功能邏輯將所述第二ADC輸出與所述存儲(chǔ)的第一ADC輸出加總以產(chǎn)生最終ADC輸出，其中所述功能邏輯安置于所述第二半導(dǎo)體裸 片中；將最終ADC輸出存儲(chǔ)于包含于所述功能邏輯中的幀緩沖器中；以及由外部主機(jī)執(zhí)行HDR組合及線(xiàn)性化。

附圖說(shuō)明

在附圖的圖式中，以實(shí)例方式而非以限制方式說(shuō)明本發(fā)明的實(shí)施例，其中相似元件符號(hào)貫穿各種視圖指示類(lèi)似元件，除非另有規(guī)定。應(yīng)注意，在此揭示內(nèi)容中參考本發(fā)明的“一”或“一個(gè)”實(shí)施例未必參考同一實(shí)施例，且其意味著至少一個(gè)實(shí)施例。在圖中：

圖1為說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的包含具有像素陣列的圖像傳感器的實(shí)例成像系統(tǒng)的框圖，所述像素陣列帶有以用于堆疊CMOS圖像傳感器方案中的高動(dòng)態(tài)范圍(HDR)的像素架構(gòu)布置于像素子陣列中的多個(gè)像素。

圖2為根據(jù)本發(fā)明的教示的包含包含于像素陣列中的實(shí)例像素子陣列的圖像傳感器的部分的示意圖。

圖3為說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖1中的讀出電路的細(xì)節(jié)的框圖。

圖4為展示根據(jù)本發(fā)明的一個(gè)實(shí)施例的讀出被劃分成像素子陣列的像素陣列的實(shí)例過(guò)程的流程圖。

圖5(a)及5(b)為說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的相對(duì)于針對(duì)較長(zhǎng)時(shí)間的曝光(Tlong)及較短時(shí)間的曝光(Tshort)的最低有效位(LSB)輸出的光照水平的圖表。

對(duì)應(yīng)參考字符貫穿圖式的若干視圖指示對(duì)應(yīng)組件。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，圖中的元件出于簡(jiǎn)單及清楚的目的而說(shuō)明，且未必是按比例繪制。舉例來(lái)說(shuō)，圖中一些元件的尺寸相對(duì)于其它元件可被夸大以幫助提高對(duì)本發(fā)明的各種實(shí)施例的理解。此外，為了促進(jìn)對(duì)本發(fā)明的這些各種實(shí)施例的較不受阻礙的理解，通常不描繪在商業(yè)上可行的實(shí)施例中有用的或必要的常見(jiàn)但眾所周知的元件。

具體實(shí)施方式

在以下描述中，闡述眾多特定細(xì)節(jié)以便提供對(duì)本發(fā)明的透徹理解。然而，應(yīng)理解，可在不具有這些特定細(xì)節(jié)的情況下實(shí)踐本發(fā)明的實(shí)施例。在其它情況下，未展示眾所周知的電路、結(jié)構(gòu)及技術(shù)以避免混淆對(duì)此描述的理解。

貫穿本說(shuō)明書(shū)的對(duì)“一個(gè)實(shí)施例”或“一實(shí)施例”的參考意指結(jié)合所述實(shí)施例所描述的特定特征、結(jié)構(gòu)或特性包含于本發(fā)明的至少一個(gè)實(shí)施例中。因此，貫穿本說(shuō)明書(shū)的各種地方的短語(yǔ)“在一個(gè)實(shí)施例中”或“在實(shí)施例中”的出現(xiàn)未必皆是指同一實(shí)施例。此外，在一或多個(gè)實(shí)施例中，可以任何合適方式組合特定特征、結(jié)構(gòu)或特性。特定特征、 結(jié)構(gòu)或特性可包含于集成電路、電子電路、組合邏輯電路或提供所描述的功能的其它合適組件中。

如將在各種實(shí)例中揭示，一種用于讀出具有高動(dòng)態(tài)范圍(HDR)的像素陣列有效方法，所述方法利用布置于堆疊CMOS芯片解決方案中的像素子陣列，在堆疊CMOS芯片解決方案中像素單元包含于第一半導(dǎo)體裸片中，且其中讀出電路包含于第二半導(dǎo)體裸片中。例如，在一個(gè)實(shí)例中，所述第一半導(dǎo)體裸片可為像素裸片，且所述第二半導(dǎo)體裸片可為專(zhuān)用集成電路(ASIC)裸片。在一個(gè)實(shí)例中，像素子陣列可由n x m像素群組的集群組成。在實(shí)例中，根據(jù)本發(fā)明的教示，n x m像素群組內(nèi)部的像素單元的放大器輸出節(jié)點(diǎn)耦合在一起，使得n x m像素群組中的每一者共享包含于讀出電路中的單個(gè)讀出電路。在實(shí)例中，根據(jù)本發(fā)明的教示，以高速及/或用低功率并行讀出像素子陣列。在一個(gè)實(shí)例中，具有其中像素單元的集群共享讀出電路的共享像素架構(gòu)的堆疊芯片圖像傳感器的HDR增加。

圖1為說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的包含具有像素陣列的圖像傳感器的實(shí)例成像系統(tǒng)的框圖，所述像素陣列帶有以用于堆疊CMOS圖像傳感器方案中的高動(dòng)態(tài)范圍(HDR)的像素架構(gòu)布置于像素子陣列中的多個(gè)像素。如圖1中所說(shuō)明，根據(jù)本發(fā)明的教示，成像系統(tǒng)100包含具有像素陣列105的圖像傳感器，像素陣列105被劃分成包含用于堆疊圖像傳感器方案中的HDR的像素架構(gòu)的多個(gè)像素子陣列。在所說(shuō)明的實(shí)例中，用堆疊CMOS芯片實(shí)現(xiàn)成像系統(tǒng)100，所述堆疊CMOS芯片包含與ASIC裸片180堆疊在一起且耦合到ASIC裸片180的像素裸片170。例如，在一個(gè)實(shí)例中，像素裸片170包含像素陣列105，且ASIC裸片180包含控制電路120、讀出電路130及功能邏輯140。在所描繪的實(shí)例中，控制電路120經(jīng)耦合以控制像素陣列105的操作，像素陣列105經(jīng)耦合以由讀出電路130通過(guò)位線(xiàn)160讀出。

特定來(lái)說(shuō)，在圖1中所描繪的實(shí)例中，像素陣列105為被劃分成多個(gè)像素子陣列110的二維(2D)陣列，如所展示。在一個(gè)實(shí)例中，每一像素子陣列110包含多個(gè)像素群組，所述多個(gè)像素群組中的每一者包含多個(gè)像素單元(圖1中未展示)。在實(shí)例中，像素子陣列中的多個(gè)像素群組中的每一者經(jīng)耦合以利用位線(xiàn)160的同一位線(xiàn)，且共享讀出電路130中的同一讀出電路，其更多細(xì)節(jié)將在下文結(jié)合圖2進(jìn)行描述。

控制電路120耦合到像素陣列105以控制像素陣列105的操作特性。在一個(gè)實(shí)例中，控制電路120經(jīng)耦合以產(chǎn)生用于控制每一像素單元的圖像獲取的全局快門(mén)信號(hào)。在實(shí)例中，全局快門(mén)信號(hào)同時(shí)啟用像素陣列105的所有像素子陣列110內(nèi)的特定像素單元以在單個(gè)獲取窗口期間同時(shí)轉(zhuǎn)移來(lái)自其相應(yīng)光電檢測(cè)器的圖像電荷。在一個(gè)實(shí)施例中，控制 電路120控制像素陣列以致使像素陣列105捕獲具有第一曝光時(shí)間的第一幀及具有第二曝光時(shí)間的第二幀。第一曝光時(shí)間(“Tlong”)與第二曝光時(shí)間(“Tshort”)相比可更長(zhǎng)。在其它實(shí)施例中，第一曝光時(shí)間(“Tshort”)與第二曝光時(shí)間(“Tlong”)相比可更短。在一個(gè)實(shí)施例中，自動(dòng)曝光控制邏輯包含于功能邏輯140中且確定第一曝光時(shí)間與第二曝光時(shí)間的比率。所述自動(dòng)曝光控制邏輯因此計(jì)算適當(dāng)曝光值(例如第一及第二曝光時(shí)間)，所述曝光值被傳輸?shù)娇刂齐娐?20以在像素陣列105的捕獲及讀出期間實(shí)施所述曝光值。在此實(shí)施例中，通過(guò)第一曝光時(shí)間與第二曝光時(shí)間的比率確定增益系數(shù)。所述增益系數(shù)可由控制電路120或功能邏輯140確定。

在一個(gè)實(shí)例中，在像素子陣列110中的像素單元中的每一者已獲取或捕獲其圖像數(shù)據(jù)或圖像電荷之后，由讀出電路130通過(guò)位線(xiàn)160的位線(xiàn)讀出所述圖像數(shù)據(jù)。在一個(gè)實(shí)施例中，邏輯電路(未展示)可控制讀出電路130且將圖像數(shù)據(jù)輸出到功能邏輯140。功能邏輯140可僅存儲(chǔ)圖像數(shù)據(jù)或甚至通過(guò)應(yīng)用后圖像效果(例如，裁剪、旋轉(zhuǎn)、移除紅眼、調(diào)整亮度、調(diào)整對(duì)比度或以其它方式)操縱圖像數(shù)據(jù)。

圖2為根據(jù)本發(fā)明的教示的包含像素子陣列210(其可為包含于像素陣列(例如(舉例來(lái)說(shuō))圖1的實(shí)例像素陣列105)中的多個(gè)像素子陣列中的一者)的圖像傳感器的部分的一個(gè)實(shí)例的示意圖。在圖2中所描繪的實(shí)例中，像素子陣列210包含布置成n＝2列且m＝2行的多個(gè)像素群組220、221、222及223。組成圖2中所描繪的實(shí)例中的像素子陣列210的四個(gè)像素群組220、221、222及223中的每一者包含布置成p＝2列且q＝2行的四個(gè)像素單元230、231、232及233，以及由每一像素群組220、221、222及223的所有四個(gè)像素單元230、231、232及233共享的像素支持電路240。

所述像素單元為圖1的像素陣列105的最小重復(fù)單元，且在圖2中所說(shuō)明的實(shí)例中所展示的像素單元230、231、232及233中的每一者包含光電檢測(cè)器251及轉(zhuǎn)移晶體管252，其經(jīng)耦合以由轉(zhuǎn)移信號(hào)TG控制。布置于像素陣列105中的同一行且在相應(yīng)像素群組內(nèi)的相同位置中的轉(zhuǎn)移晶體管可由相同轉(zhuǎn)移信號(hào)控制。舉例來(lái)說(shuō)，布置于像素群組220的左上角中的像素單元230的轉(zhuǎn)移晶體管252由轉(zhuǎn)移信號(hào)TG1(i-1)控制，且布置在與像素群組220中的像素單元230相同的行中的像素群組221中的對(duì)應(yīng)像素單元也包含由轉(zhuǎn)移信號(hào)TG1(i-1)控制的轉(zhuǎn)移晶體管，如所展示。

特定像素群組(例如像素群組220)的像素單元230、231、232及233中的四個(gè)轉(zhuǎn)移晶體管252中的每一者共享單個(gè)浮動(dòng)擴(kuò)散節(jié)點(diǎn)241。在所說(shuō)明的實(shí)例中所展示的像素支持電路240中的每一者耦合到每一特定像素群組的像素單元230、231、232及233中的四個(gè)轉(zhuǎn)移晶體管252且由所述四個(gè)轉(zhuǎn)移晶體管252共享，且包含復(fù)位晶體管242及放大 器晶體管243(其在所說(shuō)明的實(shí)例中為耦合源極跟隨器(SF)的晶體管243)、行選擇晶體管244及電容器245(其耦合到電容器線(xiàn)270)。浮動(dòng)擴(kuò)散節(jié)點(diǎn)241經(jīng)耦合以經(jīng)由電源RFD通過(guò)復(fù)位晶體管242復(fù)位到浮動(dòng)擴(kuò)散復(fù)位電壓。復(fù)位晶體管242經(jīng)耦合以響應(yīng)于復(fù)位信號(hào)RST而受控制。在實(shí)例中，布置于同一行中的像素群組由相同復(fù)位信號(hào)控制。例如，像素群組220及221由復(fù)位信號(hào)RST(i-1)控制，而像素群組222及223由復(fù)位信號(hào)RST(i)控制。

浮動(dòng)擴(kuò)散節(jié)點(diǎn)241還經(jīng)耦合以控制放大器晶體管的端子，所述放大器晶體管在圖2中為使其柵極端子耦合到浮動(dòng)擴(kuò)散節(jié)點(diǎn)241且使其漏極端子耦合到電源VDD的源極跟隨器晶體管243。在所描繪的實(shí)例中，行選擇晶體管244由行選擇信號(hào)控制。在實(shí)例中，布置于同一行中的像素群組由相同行選擇信號(hào)RS控制。例如，像素群組220及221由行選擇信號(hào)RS(i-1)控制，而像素群組222及223由行選擇信號(hào)RS(i)控制。在一個(gè)實(shí)例中，行選擇晶體管224耦合于位線(xiàn)260與源極跟隨器晶體管243的漏極端子之間。源極跟隨器晶體管243的源極端子耦合到位線(xiàn)260。同一像素子陣列中的像素單元耦合到同一位線(xiàn)。

電容器245耦合于浮動(dòng)擴(kuò)散區(qū)241與電容器線(xiàn)270之間。在所描繪的實(shí)例中，耦合到像素群組220及222的電容器線(xiàn)270經(jīng)耦合以接收信號(hào)cap_line(j)。電容器245可響應(yīng)于cap_line(j)而增加浮動(dòng)擴(kuò)散節(jié)點(diǎn)241的電容以增大像素單元的動(dòng)態(tài)范圍。在所說(shuō)明的實(shí)例中，每一像素群組220、221、222及223的電容器245可用于在特定像素群組被讀取時(shí)停用其它像素群組。例如，可通過(guò)響應(yīng)于cap_line(j)而將低電壓施加到電容器線(xiàn)270以在像素群組221及223的讀出期間停用像素群組220及222。類(lèi)似地，可通過(guò)經(jīng)由cap_line(j+1)施加低電壓而在像素群組220及222的讀出期間停用像素群組221及223。

在其它實(shí)例中，應(yīng)了解，可省略電容器245及電容器線(xiàn)270，可通過(guò)將低電壓施加到RFD來(lái)停用含有未被讀出的像素單元的像素群組。在其它實(shí)例中，可通過(guò)將下拉晶體管耦合在浮動(dòng)擴(kuò)散區(qū)241與低電壓(例如接地)之間且啟用所述下拉晶體管以將所述低電壓提供給浮動(dòng)擴(kuò)散區(qū)241來(lái)停用含有未被讀出的像素單元的像素群組。

如上文所概括，應(yīng)注意，在圖2中所描繪的實(shí)例中，像素子陣列210包含布置成n xm陣列的多個(gè)像素群組，其中n＝2且m＝2。另外，應(yīng)注意，每一像素群組包含布置成px q陣列的多個(gè)像素單元，其中p＝2且q＝2，且其中每一像素群組中的像素單元皆共享同一像素支持電路240。當(dāng)然應(yīng)了解，出于解釋目的，所說(shuō)明的實(shí)例利用n＝2、m＝2、p＝2及q＝2，且在其它實(shí)例中，其它值可用于n、m、p及q，其中n>1、m>1、p>1且q>1， 且其中n、m、p及q為整數(shù)。

如所描繪的實(shí)例中所說(shuō)明，像素子陣列210的所有像素單元形成于像素裸片270上且共享同一位線(xiàn)260。在一個(gè)實(shí)例中，位線(xiàn)260可將像素子陣列210的所有像素單元耦合到單個(gè)讀出電路285，其可被包含作為包含于形成于與像素裸片270堆疊在一起且耦合到像素裸片270的ASIC裸片280上的讀出電路283中的多個(gè)讀出電路中的一者。在一個(gè)實(shí)例中，包含于讀出電路283中的多個(gè)讀出電路的每一單個(gè)讀出電路285通過(guò)單個(gè)位線(xiàn)260耦合到所述多個(gè)像素子陣列中的單個(gè)者。在一個(gè)實(shí)例中，互連層290安置于像素裸片270與ASIC裸片280之間。在一個(gè)實(shí)例中，互連層290可包含多個(gè)導(dǎo)體。在實(shí)例中，可利用所述多個(gè)導(dǎo)體中的每一者將讀出電路283耦合到包含于像素裸片270中的電路。

例如，在圖2中所描繪的實(shí)例中，使用包含于互連層290中的多個(gè)導(dǎo)體中的一者來(lái)實(shí)現(xiàn)位線(xiàn)260。換句話(huà)說(shuō)，在一個(gè)實(shí)例中，像素裸片270中的多個(gè)像素子陣列(例如像素子陣列210)中的每一單個(gè)者可通過(guò)包含于互連層290中的多個(gè)導(dǎo)體(例如位線(xiàn)260)中的對(duì)應(yīng)單個(gè)者耦合到包含于ASIC裸片280中的讀出電路283中的多個(gè)讀出電路(例如讀出電路285)中的對(duì)應(yīng)單個(gè)者。因而，在一個(gè)實(shí)例中，根據(jù)本發(fā)明的教示，可由所述多個(gè)讀出電路中的對(duì)應(yīng)單個(gè)者通過(guò)所述多個(gè)導(dǎo)體中的對(duì)應(yīng)單個(gè)者(或單個(gè)位線(xiàn))并行讀出所述多個(gè)像素子陣列中的每一單個(gè)者。

在一個(gè)實(shí)例中，互連層290可包含通孔，例如微穿硅通孔(μTSVs)或穿硅通孔(TSVs)。在其它實(shí)例中，一個(gè)像素子陣列210可耦合到形成于ASIC裸片280上的一個(gè)以上讀出電路285。在其它實(shí)例中，兩個(gè)或兩個(gè)以上像素子陣列210可共享形成于ASIC裸片280上的一個(gè)讀出電路285。在一個(gè)實(shí)例中，多個(gè)讀出電路285中的每一者可包含形成于ASIC裸片280上的模/數(shù)轉(zhuǎn)換器(ADC)電路、加法器及存儲(chǔ)器(例如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)或動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM))。在其它實(shí)例中，多個(gè)讀出電路285中的每一者可包含形成于ASIC裸片280上的ADC電路及加法器，其中存儲(chǔ)器(例如SRAM及DRAM)形成于存儲(chǔ)器裸片上，所述存儲(chǔ)器裸片可通過(guò)互連層耦合到ASIC裸片280。

參考圖3，其為說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖1中的讀出電路130中的多個(gè)讀出電路中的一者的細(xì)節(jié)的框圖。如圖3中所展示，讀出電路130可包含掃描電路310及ADC電路320。掃描電路310還可包含放大電路、選擇電路(例如多路復(fù)用器)等等以沿讀出位線(xiàn)160一次讀出一行圖像數(shù)據(jù)或可使用各種其它技術(shù)讀出圖像數(shù)據(jù)，例如串行讀出或同時(shí)完全并行讀出所有像素。在一個(gè)實(shí)施例中，讀出電路130從像素陣列105讀出圖像數(shù)據(jù)，其包含從具有設(shè)置曝光時(shí)間的兩個(gè)幀讀出圖像數(shù)據(jù)。第一幀可具有與第二幀 的曝光時(shí)間(“Tshort”)相比更長(zhǎng)的曝光時(shí)間(“Tlong”)。在其它實(shí)施例中，第一幀可具有與第二幀的曝光時(shí)間(“Tlong”)相比更短的曝光時(shí)間(“Tshort”)。掃描電路130獲取第一幀的圖像數(shù)據(jù)及第二幀的圖像數(shù)據(jù)。在一個(gè)實(shí)施例中，第一幀的圖像數(shù)據(jù)可存儲(chǔ)于功能邏輯140中。在由像素陣列捕獲具有更短或更長(zhǎng)曝光時(shí)間的第二幀之前，可執(zhí)行第一幀的圖像數(shù)據(jù)的存儲(chǔ)。ADC電路320可將來(lái)自?huà)呙桦娐?10的圖像數(shù)據(jù)中的每一者從模擬轉(zhuǎn)換成數(shù)字。舉例來(lái)說(shuō)，包含于讀出電路中的ADC電路320可分別將第一幀的圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第一ADC輸出且將第二幀的圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第二ADC輸出。返回參考圖1，功能邏輯140可將第一ADC輸出與第二ADC輸出加總以產(chǎn)生最終ADC輸出。外部主機(jī)可接著執(zhí)行HDR組合及線(xiàn)性化。按像素、按像素集群或按子陣列執(zhí)行HDR組合及線(xiàn)性化。相應(yīng)地，曝光比率可按像素、按像素集群或按子陣列而改變。舉例來(lái)說(shuō)，每一集群(或子陣列)可動(dòng)態(tài)地確定(例如，使用先前幀)較長(zhǎng)曝光時(shí)間(Tlong)與短曝光時(shí)間(Tshort)的比率。

在一個(gè)實(shí)施例中，像素陣列105可捕獲具有長(zhǎng)曝光時(shí)間的第一幀。讀出電路130或功能邏輯140可存儲(chǔ)ADC電路320的輸出。像素陣列105可接著捕獲具有較短曝光時(shí)間的第二幀。讀出針對(duì)第二幀的ADC輸出且將其與第一幀的ADC輸出加總。在此實(shí)施例中，ADC電路320在大小上為9位。針對(duì)第一幀及第二幀的ADC輸出的加總結(jié)果存儲(chǔ)于幀緩沖器中。在一個(gè)實(shí)施例中，加總結(jié)果為10位數(shù)據(jù)且所述幀緩沖器在大小上為10位。外部主機(jī)(芯片外)可接著執(zhí)行加總結(jié)果的HDR組合及線(xiàn)性化。

此外，本發(fā)明的以下實(shí)施例可被描述為過(guò)程，其通常被描述為流程圖(flowchart或flow diagram)、結(jié)構(gòu)圖或框圖。盡管流程圖可將操作描述為循序過(guò)程，但可并行或同時(shí)執(zhí)行許多操作。另外，可重新布置操作的順序。過(guò)程在其操作完成時(shí)終止。過(guò)程可對(duì)應(yīng)于方法、程序等等。

圖4為展示根據(jù)本發(fā)明的一個(gè)實(shí)施例的讀出被劃分成像素子陣列的像素陣列的實(shí)例過(guò)程的流程圖。在所描繪的實(shí)例中，應(yīng)了解，過(guò)程可應(yīng)用于(例如)如上文關(guān)于圖1及/或圖2所描述的像素子陣列。例如，如上文所描述，每一像素子陣列包含多個(gè)像素群組，所述多個(gè)像素群組中的每一者包含多個(gè)像素單元，如上文關(guān)于圖1及/或圖2所詳細(xì)論述。方法400在框410處以使用像素陣列捕獲具有第一曝光時(shí)間的第一幀開(kāi)始。在一個(gè)實(shí)施例中，像素陣列安置于第一半導(dǎo)體裸片中。在框402處，多個(gè)讀出電路獲取第一幀的圖像數(shù)據(jù)。讀出電路包含于安置于第二半導(dǎo)體裸片中的讀出電路中。多個(gè)像素子陣列中的每一者通過(guò)多個(gè)導(dǎo)體中的對(duì)應(yīng)一者耦合到多個(gè)讀出電路中的對(duì)應(yīng)一者。在框403處，包含于讀出電路中的多個(gè)ADC電路分別將第一幀的圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第 一ADC輸出。在框404處，功能邏輯存儲(chǔ)第一ADC輸出。功能邏輯可安置于第二半導(dǎo)體裸片中。在一個(gè)實(shí)施例中，包含于功能邏輯中的幀緩沖器存儲(chǔ)第一ADC輸出。在框405處，像素陣列捕獲具有第二曝光時(shí)間的第二幀。第一曝光時(shí)間與第二曝光時(shí)間相比可更長(zhǎng)。在其它實(shí)施例中，第一曝光時(shí)間與第二曝光時(shí)間相比可更短。在框406處，讀出電路獲取第二幀的圖像數(shù)據(jù)。在框407處，ADC電路將第二幀的圖像數(shù)據(jù)從模擬轉(zhuǎn)換成數(shù)字以獲得第二ADC輸出。在框408處，讀出第二ADC輸出且功能邏輯將第一ADC輸出與第二ADC輸出加總以產(chǎn)生最終ADC輸出。在框409處，將最終ADC輸出存儲(chǔ)于包含于功能邏輯中的幀緩沖器中。在框410處，外部主機(jī)執(zhí)行HDR組合及線(xiàn)性化。

在另一實(shí)施例中，不同于在框404處功能邏輯存儲(chǔ)第一ADC輸出，ADC電路包含存儲(chǔ)第一ADC輸出的幀緩沖器。在此實(shí)施例中，ADC電路還包含用于在框408處將第一ADC輸出與第二ADC輸出加總以產(chǎn)生在框409處存儲(chǔ)于ADC電路的幀緩沖器中的最終ADC輸出的邏輯柵極。在另一實(shí)施例中，在框409處，最終ADC輸出也可存儲(chǔ)于包含于功能邏輯中的幀緩沖器中。

上文所解釋的過(guò)程是在計(jì)算機(jī)軟件及硬件方面進(jìn)行描述的。所描述的技術(shù)可構(gòu)成在機(jī)器(例如，計(jì)算機(jī))可讀存儲(chǔ)媒體內(nèi)體現(xiàn)的機(jī)器可執(zhí)行指令，所述機(jī)器可執(zhí)行指令在由機(jī)器執(zhí)行時(shí)將致使所述機(jī)器執(zhí)行所描述的操作。另外，所述過(guò)程可在硬件內(nèi)體現(xiàn)，例如，專(zhuān)用集成電路(“ASIC”)或類(lèi)似物。

圖5(a)及5(b)為說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的相對(duì)于對(duì)應(yīng)于具有較長(zhǎng)曝光時(shí)間(Tlong)的幀及具有較短曝光時(shí)間(Tshort)的幀的最低有效位(LSB)輸出的光照水平的圖表。特定來(lái)說(shuō)，圖5(a)及5(b)展示對(duì)應(yīng)于較長(zhǎng)曝光時(shí)間(Tlong)的第一幀及具有較短曝光時(shí)間(Tshort)的第二幀的可能的9位ADC輸出(例如第一ADC輸出及第二ADC輸出)，以及為第一ADC輸出與第二ADC輸出的加總結(jié)果的10位最終ADC輸出。在其它實(shí)施例中，第一幀可具有較短曝光時(shí)間(“Tshort”)且第二幀可具有較長(zhǎng)曝光時(shí)間(“Tlong”)。圖5(b)進(jìn)一步說(shuō)明可由外部主機(jī)芯片外執(zhí)行的HDR組合及線(xiàn)性化的結(jié)果。

借助于根據(jù)本發(fā)明的一個(gè)實(shí)施例的包含具有像素陣列(其帶有以用于堆疊CMOS圖像傳感器方案中的高動(dòng)態(tài)范圍(HDR)的像素架構(gòu)布置于像素子陣列中的多個(gè)像素)的圖像傳感器的成像系統(tǒng)，可在不增大輸出數(shù)據(jù)速率的情況下增大動(dòng)態(tài)范圍。通常，除非在芯片上執(zhí)行HDR組合，否則必須輸出兩個(gè)或兩個(gè)以上幀捕獲，這增加了復(fù)雜性及成本。此外，本文所描述的成像系統(tǒng)及讀出方法在不增大ADC電路320的分辨率的情況下增大圖像傳感器的動(dòng)態(tài)范圍。最后，根據(jù)本發(fā)明的實(shí)施例的成像系統(tǒng)及讀出方法提供自適應(yīng)曝光時(shí)間及跨越像素陣列的動(dòng)態(tài)范圍，且特定來(lái)說(shuō)，提供像素陣列的集群水平控制而 非在幀水平上的控制。

不希望本發(fā)明的所說(shuō)明的實(shí)例的以上描述(包含摘要中所描述的內(nèi)容)為窮盡性或限于所揭示的精確形式。盡管本文出于說(shuō)明性目的描述本發(fā)明的特定實(shí)施例及本發(fā)明的實(shí)例，但在不脫離本發(fā)明的更廣精神及范圍的情況下的各種等效修改是可能的。

依據(jù)以上詳細(xì)描述可對(duì)本發(fā)明的實(shí)例做出這些修改。所附權(quán)利要求書(shū)中使用的術(shù)語(yǔ)不應(yīng)解釋為將本發(fā)明限于本說(shuō)明書(shū)和權(quán)利要求書(shū)中所揭示的特定實(shí)施例。而是，本發(fā)明的范圍全部應(yīng)由所附權(quán)利要求書(shū)確定，所附權(quán)利要求書(shū)應(yīng)根據(jù)權(quán)利要求解釋的既定規(guī)則來(lái)解釋。本說(shuō)明書(shū)及圖應(yīng)相應(yīng)地被視為說(shuō)明性的而非限制性的。