本發(fā)明屬于CMOS圖像傳感器設計領域，特別是涉及一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路及其工作方法。

背景技術：

隨機序列序列廣泛地運用于通信系統(tǒng)、信息安全、金融建模、經濟學仿真和分子動力學等領域。除此之外，在壓縮感知成像過程中，為了對像素陣列進行隨機讀取，隨機序列產生電路成為它的一個重要組成部分。

基于軟件實現(xiàn)的隨機序列發(fā)生器的研究已經有著悠久的歷史。國內外相關領域的科學家提出了多種偽隨機序列生成方法，包括線性同余法、非線性同余法、移位寄存器序列發(fā)生器、復合素數(shù)發(fā)生器和組合發(fā)生器等等。在軟件層面上，關注的重點在于獲取序列的隨機性特征，其實質是一種算法的研究。因此，許多隨機序列產生算法復雜度高，不利于硬件實現(xiàn)。

相比之下，基于硬件實現(xiàn)的隨機序列發(fā)生器的研究則要少得多。在諸多方法中，線性反饋移位寄存器(Linear Feedback Shift Register，LFSR)具有結構簡單、易于硬件實現(xiàn)等優(yōu)勢，因此在一些面積受限同時又要求有較高工作速度的環(huán)境中得到了廣泛應用。因此，本發(fā)明的所涉及到的硬件隨機序列產生電路也是基于LFSR實現(xiàn)的。

申請?zhí)枮镃N102186025，名稱為基于壓縮感知的CMOS成像測量值獲取系統(tǒng)及其方法的專利中介紹了一種典型的基于LFSR隨機序列產生器的CMOS圖像傳感器，其工作過程如圖1所示。假設CMOS圖像傳感器的陣列大小為N×N。那么相應的隨機序列產生過程為：第一步，用LFSR產生M×N的隨機序列，所需時鐘周期數(shù)也為M×N，M為觀測次數(shù)；第二步，在獲取每一次觀測結果過程中，將N個隨機序列分配給行選電路對應的移位寄存器，并且每進行一次測量，行移位器寄存器都需要從LFSR中獲取新的N序列，一共需要重復M次操作。

專利CN102186025中所提出的隨機序列產生電路結構確實能夠用于壓縮感知成像，但尚存在改進的空間。第一，需要M×N個寄存器來存儲隨機序列，占用資源較大，不利于芯片設計中對面積的考慮；第二，整個陣列中只有行體現(xiàn)了隨機性，列不具有隨機性，因而壓縮感知成像只體現(xiàn)在行上。

鑒于硬件隨機序列存在的一些問題，本發(fā)明提出了一種新的用于壓縮感知成像的二維隨機序列產生電路，以對相應問題進行改善。

技術實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路及其工作方法，用于解決壓縮感知CMOS圖像傳感器中隨機序列產生的問題，采用線性反饋移位寄存器和普通移位寄存器相結合的方法實現(xiàn)了一種序列可調、模式可選、行列均隨機(二維)、復雜度低便于硬件實現(xiàn)的隨機數(shù)產生電路。

為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路，所述二維隨機序列產生電路包括：行線性反饋移位寄存器，用于產生像素行隨機數(shù)并通過移位的方法傳遞給觸發(fā)器組；列線性反饋移位寄存器，用于產生像素列隨機數(shù)并通過移位的方法傳遞給觸發(fā)器組；觸發(fā)器組，基于接收到的像素行隨機數(shù)或/及像素列隨機數(shù)為邏輯門提供輸入信號；邏輯門，基于所述輸入信號實現(xiàn)對應的數(shù)字邏輯，以為整個像素陣列產生所有的隨機數(shù)。

作為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的一種優(yōu)選方案，所述行線性反饋移位寄存器包括多個D觸發(fā)器及多個異或門，所述D觸發(fā)器的變化周期為2n-1，使得其可以取遍1到2ⁿ-1，其中，所述n為正整數(shù)。

進一步地，所述行線性反饋移位寄存器的取值為非連續(xù)變化，并基于所述異或門隨機取遍2ⁿ-1種情況。

作為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的一種優(yōu)選方案，所述列線性反饋移位寄存器包括多個D觸發(fā)器及多個異或門，所述D觸發(fā)器的變化周期為2n-1，使得其可以取遍1到2ⁿ-1，其中，所述n為正整數(shù)。

優(yōu)選地，所述列線性反饋移位寄存器的取值為非連續(xù)變化，并基于所述異或門隨機取遍2ⁿ-1種情況。

作為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的一種優(yōu)選方案，所述邏輯門包括非門、與門、或門、與非門、或非門、異或門及同或門中的一種。

作為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的一種優(yōu)選方案，所述壓縮感知CMOS圖像傳感器被分成多個像素模塊，所述觸發(fā)器組被分成與每個像素模塊對應的觸發(fā)器模塊，所述觸發(fā)器模塊包括多個D觸發(fā)器，各D觸發(fā)器首尾相連形成一個循環(huán)移位寄存器，當接收到時鐘信號時，后一個觸發(fā)器的取值會被前一個觸發(fā)器中的取值所取代，而第一個觸發(fā)器中的取值則被最后一個觸發(fā)器中的取值所取代。

優(yōu)選地，各觸發(fā)器模塊之間的D觸發(fā)器互不相連。

優(yōu)選地，所述CMOS圖像傳感器的像素陣列大小為M×N，被分成K×K個像素模塊，每個像素模塊的大小為m×n，其中，m＝M/K，n＝N/K，所述行線性反饋移位寄存器的長度為m，包括有m個D觸發(fā)器；所述列線性反饋移位寄存器的長度為n，包括有n個D觸發(fā)器，其中，M、N、K、m、n為正整數(shù)。

進一步地，對應于每個像素模塊的行線性反饋移位寄存器包括m個D觸發(fā)器以及m個異或門，對應于每個像素模塊的列線性反饋移位寄存器包括n個D觸發(fā)器以及n個異或門，第一個觸發(fā)器模塊的行/列輸入信號由對應的行線性反饋移位寄存器/列線性反饋移位寄存器或由最后一個觸發(fā)器模塊提供，且由一個二選一的選擇器決定。

本發(fā)明還提供一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法，包括步驟：

第一步，分別為行線性反饋移位寄存器及列線性反饋移位寄存器分配不同的驅動信號；

第二步，將行線性反饋移位寄存器及列線性反饋移位寄存器均初始化為全1；

第三步，運行i時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器均產生一個初始化隨機序列，其中，i≥1；

第四步，將二選一的選擇器選通行線性反饋移位寄存器及列線性反饋移位寄存器；

第五步，運行多個時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器的所有D觸發(fā)器均得到一個數(shù)值，且對應的所有的門電路也取得相應的值，其輸出組成所要產生的隨機序列；

第六步，判斷隨機序列組成的矩陣是否為滿秩矩陣，若為滿秩矩陣則進行第七步，否則返回第二步并在第三步中將i的取值加1；

第七步，基于像素陣列各像素被分配的隨機碼，對CMOS圖像傳感器進行一次觀測，且在一次觀測完成之后，序列產生過程將返回到第三步，經過i個時鐘周期后，所有像素將會被分配到新的隨機碼，進而開始下一次觀測。

作為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法的一種優(yōu)選方案，第七步中，設置總的觀測次數(shù)為I0，隨機序列產生次數(shù)為I，當I小于I0時則繼續(xù)步驟返回到第三步，否則停止隨機序列產生。

本發(fā)明還提供一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法，包括步驟：

第一步，分別為行線性反饋移位寄存器及列線性反饋移位寄存器分配不同的驅動信號；

第二步，將行線性反饋移位寄存器及列線性反饋移位寄存器均初始化為全1；

第三步，運行i時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器均產生一個初始化隨機序列，其中，i≥1；

第四步，將二選一的選擇器選通行線性反饋移位寄存器及列線性反饋移位寄存器；

第五步，運行多個時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器的所有D觸發(fā)器均得到一個數(shù)值，且對應的所有的門電路也取得相應的值，其輸出組成所要產生的隨機序列；

第六步，判斷隨機序列組成的矩陣是否為滿秩矩陣，若為滿秩矩陣則進行第七步，否則返回第二步并在第三步中將i的取值加1；

第七步，將二選一的選擇器選通在最后一個觸發(fā)器模塊的行觸發(fā)器及列觸發(fā)器上，形成循環(huán)移位寄存器結構；

第八步，每經歷一個時鐘周期，循環(huán)移位寄存器向后移動一位，使得后一個像素模塊下一次觀測結果所用到的隨機序列為前一個像素模塊上一次觀測結果所采用的隨機序列。

作為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法的一種優(yōu)選方案，第八步中，設置總的觀測次數(shù)為I0，隨機序列產生次數(shù)為I，當I小于I0時則重復進行第八步，否則停止隨機序列產生。

如上所述，本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路及其工作方法，具有以下有益效果：

本發(fā)明提出了一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路及其工作方法，采用線性反饋移位寄存器和普通移位寄存器相結合的方法實現(xiàn)了一種序列可調、模式可選、行列均隨機(二維)、復雜度低便于硬件實現(xiàn)的隨機數(shù)產生電路。本發(fā)明結構簡單，在壓縮感知CMOS圖像傳感器設計領域具有廣泛的應用前景。

附圖說明

圖1顯示為現(xiàn)有技術中的基于壓縮感知的CMOS成像測量值獲取方法的測量值獲取過程，其中，M為測量次數(shù)，N為陣列大小，首先用LFSR產生M×N大小的隨機序列，然后在每一次測量時分別向行移位寄存器中壓入N個隨機值，以決定在一次測量過程中參與壓縮變換的行，與此同時每一列的壓縮求和電路會對所選中行像素求和，即完成線性變換過程。整個隨機序列的產生只是為行服務的，列則與隨機序列無關。因此這種成像的壓縮感知只體現(xiàn)在行而非整個像素模塊。

圖2顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的整體電路結構示意圖。

圖3顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的行線性反饋移位寄存器/列線性反饋移位寄存器的結構示意圖。

圖4顯示為一種3位的行線性反饋移位寄存器/列線性反饋移位寄存器的具體結構，圖5顯示為圖4所示結構對應的序列變換情況。

圖6顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的模塊結構示意圖，各模塊的隨機序列產生電路由m×n個D觸發(fā)器(m個行觸發(fā)器和n個列觸發(fā)器，F(xiàn)F)和m×n個二輸入門組成，每個門電路的輸入由D觸發(fā)器提供。

圖7顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的行序列電路結構，RLFSR用來產生行隨機數(shù)，圖中每一列觸發(fā)器，對應其中一個模塊的FFs，列序列電路結果與圖7一致，只需將m換作n。

圖8顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的一種工作方法的步驟流程示意圖。

圖9顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的另一種工作方法的步驟流程示意圖。

圖10顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法的時序圖。

元件標號說明

RLFSR 行線性反饋移位寄存器

CLFSR 列線性反饋移位寄存器

FFs 觸發(fā)器組的D觸發(fā)器

LG 邏輯門

Mux 二選一的選擇器

S11～S17 實施例1的第一步～第七步

S21～S28 實施例2的第一步～第八步

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。

請參閱圖2～圖8。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖示中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。

如圖2所示，本實施例提供一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路，所述二維隨機序列產生電路包括：行線性反饋移位寄存器，用于產生像素行隨機數(shù)并通過移位的方法傳遞給觸發(fā)器組；列線性反饋移位寄存器，用于產生像素列隨機數(shù)并通過移位的方法傳遞給觸發(fā)器組；觸發(fā)器組，基于接收到的像素行隨機數(shù)或/及像素列隨機數(shù)為邏輯門提供輸入信號；邏輯門，基于所述輸入信號實現(xiàn)對應的數(shù)字邏輯，以為整個像素陣列產生所有的隨機數(shù)。

作為示例，所述行線性反饋移位寄存器包括多個D觸發(fā)器及多個異或門，所述D觸發(fā)器的變化周期為2n-1，使得其可以取遍1到2ⁿ-1，其中，所述n為正整數(shù)。進一步地，所述行線性反饋移位寄存器的取值為非連續(xù)變化，并基于所述異或門隨機取遍2ⁿ-1種情況。

作為示例，所述列線性反饋移位寄存器包括多個D觸發(fā)器及多個異或門，所述D觸發(fā)器的變化周期為2n-1，使得其可以取遍1到2ⁿ-1，其中，所述n為正整數(shù)。優(yōu)選地，所述列線性反饋移位寄存器的取值為非連續(xù)變化，并基于所述異或門隨機取遍2ⁿ-1種情況。

作為示例，所述邏輯門包括非門、與門、或門、與非門、或非門、異或門及同或門中的一種。

作為示例，所述壓縮感知CMOS圖像傳感器被分成多個像素模塊，所述觸發(fā)器組被分成與每個像素模塊對應的觸發(fā)器模塊，所述觸發(fā)器模塊包括多個D觸發(fā)器，各D觸發(fā)器首尾相連形成一個循環(huán)移位寄存器，當接收到時鐘信號時，后一個觸發(fā)器的取值會被前一個觸發(fā)器中的取值所取代，而第一個觸發(fā)器中的取值則被最后一個觸發(fā)器中的取值所取代。優(yōu)選地，各觸發(fā)器模塊之間的D觸發(fā)器互不相連。具體地，所述CMOS圖像傳感器的像素陣列大小為M×N，被分成K×K個像素模塊，每個像素模塊的大小為m×n，其中，m＝M/K，n＝N/K，所述行線性反饋移位寄存器的長度為m，包括有m個D觸發(fā)器；所述列線性反饋移位寄存器的長度為n，包括有n個D觸發(fā)器，其中，M、N、K、m、n為正整數(shù)。對應于每個像素模塊的行線性反饋移位寄存器包括m個D觸發(fā)器以及m個異或門，對應于每個像素模塊的列線性反饋移位寄存器包括n個D觸發(fā)器以及n個異或門，第一個觸發(fā)器模塊的行/列輸入信號由對應的行線性反饋移位寄存器/列線性反饋移位寄存器或由最后一個觸發(fā)器模塊提供，且由一個二選一的選擇器決定。

如圖2～圖7所示，具體地，CMOS圖像傳感器(CIS)主要像素陣列、讀出電路和時序控制等模塊組成的。傳統(tǒng)CMOS圖像傳感器在曝光之后會依次讀出每個像素的取值。而壓縮感知圖像傳感器則是隨機讀取整列中的某些像素經過線性變換之后的值，其中最典型的變換就是對隨機選中的像素進行求和。因此，隨機序列產生電路的任務是決定哪些像素需要在一次測量中進行線性變換。

如圖2所示，本實施例提出一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路，其整體結構如圖2所示。該隨機序列產生電路主要由行線性反饋移位寄存器RLFSR、列線性反饋移位寄存器CLFSR、觸發(fā)器組(Flip-Flop，F(xiàn)Fs)和邏輯門(Logic Gate，LG)組成。

所述行線性反饋移位寄存器/列線性反饋移位寄存器均是由一系列D觸發(fā)器和異或門組成，分別如圖3所示。其中D觸發(fā)器Q1、Q2、…Qn將取遍1到2ⁿ-1，也就是說Q1、Q2、…Qn的變化周期為2n-1。但是，所述行線性反饋移位寄存器/列線性反饋移位寄存器區(qū)別于一般累加器，其取值并非連續(xù)變化的，而是隨機取遍2ⁿ-1種情況。異或門的驅動信號g1、g2、…gn便決定了Q1、Q2、…Qn是如何隨機取遍這些值的，圖4顯示為一種3位的行線性反饋移位寄存器/列線性反饋移位寄存器的具體結構，圖5顯示為圖4所示結構對應的序列變換情況。

觸發(fā)器組FFs是由一系列D觸發(fā)器組成。對于每一個觸發(fā)器模塊而言，D觸發(fā)器是互不相連的，而各個觸發(fā)器模塊對應的D觸發(fā)器卻是首尾相連的，如圖7所示。特別地，當?shù)谝粋€觸發(fā)器的輸入由最后一個觸發(fā)器提供時，將形成一個循環(huán)移位寄存器(Circulating Shift Register，CSR)。每當有一個時鐘到來，后一個觸發(fā)器的取值將會被前一個觸發(fā)器中的取值所取代，第一個觸發(fā)器中的取值則被最后一個觸發(fā)器中的取值所取代。

LG是數(shù)字電路中的基本單元，主要包括非門、與門、或門、與非門、或非門、異或門和同或門等。借助這些門電路，可以實現(xiàn)對應的數(shù)字邏輯。

本實施例提出的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的整體結構如圖2所示。首先，假設CMOS圖像傳感器的像素陣列大小為M×N，然后把陣列分成K×K個像素模塊(Block)，每個像素模塊的大小為m×n，則m＝M/K，n＝N/K。與此同時，所述行線性反饋移位寄存器/列線性反饋移位寄存器用來產生所需隨機序列，行線性反饋移位寄存器的長度為m，即有m個D觸發(fā)器；列線性反饋移位寄存器的長度為n，即有n個D觸發(fā)器。

另一方面，每個模塊的隨機序列產生電路由m×n個D觸發(fā)器(m個行觸發(fā)器和n個列觸發(fā)器)和m×n個二輸入門組成，每個門電路的輸入由D觸發(fā)器提供，如圖6所示。此外，所有模塊對應的行、列觸發(fā)器分別連接在一起，如圖7所示。并且，第一個觸發(fā)器模塊的觸發(fā)器輸入由行線性反饋移位寄存器/列線性反饋移位寄存器或者由最后一個輸入模塊提供，這由一個二選一的選擇器決定，如圖7所示。當?shù)谝粋€觸發(fā)器模塊的觸發(fā)器輸入由最后一個觸發(fā)器模塊的觸發(fā)器提供時，圖7所示的結構實際上就構成了一個循環(huán)移位寄存器?？梢钥吹?，CSR的數(shù)目為(m+n)個，長度為K×K。圖7是行序列產生結構圖，列序列與之一致，只有數(shù)目略微有所差別(行為m，列為n)。

一個具體的二維隨機序列產生電路的各參數(shù)舉例如下表所示。

如圖8所示，本實施例還提供一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法，包括步驟：

第一步S11，分別為行線性反饋移位寄存器及列線性反饋移位寄存器分配不同的驅動信號g₁、g₂、…g_n；

第二步S12，將行線性反饋移位寄存器及列線性反饋移位寄存器均初始化為全1；

第三步S13，運行i時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器均產生一個初始化隨機序列，其中，i≥1；

第四步S14，將二選一的選擇器選通行線性反饋移位寄存器及列線性反饋移位寄存器，即第一個觸發(fā)器模塊的觸發(fā)器輸入由行線性反饋移位寄存器及列線性反饋移位寄存器提供；

第五步S15，運行多個時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器的所有D觸發(fā)器均得到一個數(shù)值，且對應的所有的門電路也取得相應的值，其輸出組成所要產生的隨機序列；具體地，運行K×K個時鐘周期，這樣所有的D觸發(fā)器將會得到一個數(shù)值。所有的門電路也會取得相應的值，其輸出便組成了所要產生的隨機序列，即K×K個長度為m×n的隨機序列。

第六步S16，判斷隨機序列組成的矩陣是否為滿秩矩陣，若為滿秩矩陣則進行第七步，否則返回第二步并在第三步中將i的取值加1；具體地，判斷上述的K×K個隨機序列組成的矩陣是否為滿秩矩陣，若為滿秩矩陣則進行第七步，否則返回第二步S12并在第三步S13中將i的取值加一，這里保證隨機序列組成的矩陣滿秩是為了去除冗余情況，避免出現(xiàn)兩個相同的隨機序列。

第七步S17，整體上看來，像素陣列中，所有的像素都已經被分配到了一個隨機碼?；谙袼仃嚵懈飨袼乇环峙涞碾S機碼，對CMOS圖像傳感器進行一次觀測，且在一次觀測完成之后，序列產生過程將返回到第三步S13，經過i個時鐘周期后，所有像素將會被分配到新的隨機碼，進而開始下一次觀測。

其中，第七步S17中，可以設置總的觀測次數(shù)為I0，隨機序列產生次數(shù)為I，當I小于I0時則繼續(xù)步驟返回到第三步S13，否則停止隨機序列產生。

本實施例的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法的系統(tǒng)時序如圖10所示，其中，本實施例對應Mux信號關閉序列共享的時序。

如圖9所示，為了進一步減小電路實現(xiàn)及控制的復雜度，本實施例還提供另一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法，包括步驟：

第一步S21，分別為行線性反饋移位寄存器及列線性反饋移位寄存器分配不同的驅動信號g₁、g₂、…g_n；

第二步S22，將行線性反饋移位寄存器及列線性反饋移位寄存器均初始化為全1；

第三步S23，運行i時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器均產生一個初始化隨機序列，其中，i≥1；

第四步S24，將二選一的選擇器選通行線性反饋移位寄存器及列線性反饋移位寄存器，即第一個觸發(fā)器模塊的觸發(fā)器輸入由行線性反饋移位寄存器及列線性反饋移位寄存器提供；

第五步S25，運行多個時鐘周期，使得行線性反饋移位寄存器及列線性反饋移位寄存器的所有D觸發(fā)器均得到一個數(shù)值，且對應的所有的門電路也取得相應的值，其輸出組成所要產生的隨機序列；具體地，運行K×K個時鐘周期，這樣所有的D觸發(fā)器將會得到一個數(shù)值。所有的門電路也會取得相應的值，其輸出便組成了所要產生的隨機序列，即K×K個長度為m×n的隨機序列。

第六步S26，判斷隨機序列組成的矩陣是否為滿秩矩陣，若為滿秩矩陣則進行第七步，否則返回第二步并在第三步中將i的取值加1；具體地，判斷上述的K×K個隨機序列組成的矩陣是否為滿秩矩陣，若為滿秩矩陣則進行第七步，否則返回第二步S22并在第三步S23中將i的取值加一，這里保證隨機序列組成的矩陣滿秩是為了去除冗余情況，避免出現(xiàn)兩個相同的隨機序列。

第七步S27，將二選一的選擇器選通在最后一個觸發(fā)器模塊的行觸發(fā)器及列觸發(fā)器上，形成循環(huán)移位寄存器結構；

第八步S28，每經歷一個時鐘周期，循環(huán)移位寄存器向后移動一位，使得后一個像素模塊下一次觀測結果所用到的隨機序列為前一個像素模塊上一次觀測結果所采用的隨機序列。

其中，第八步S28中，設置總的觀測次數(shù)為I0，隨機序列產生次數(shù)為I，當I小于I0時則重復進行第八步，否則停止隨機序列產生。

本實施例的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路的工作方法的系統(tǒng)時序如圖10所示，其中，本實施例對應Mux信號開啟序列共享的時序。

如上所述，本發(fā)明的用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路及其工作方法，具有以下有益效果：

本發(fā)明提出了一種用于壓縮感知CMOS圖像傳感器的二維隨機序列產生電路及其工作方法，采用線性反饋移位寄存器和普通移位寄存器相結合的方法實現(xiàn)了一種序列可調、模式可選、行列均隨機(二維)、復雜度低便于硬件實現(xiàn)的隨機數(shù)產生電路。本發(fā)明結構簡單，在壓縮感知CMOS圖像傳感器設計領域具有廣泛的應用前景。

所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產業(yè)利用價值。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。