本發(fā)明屬于壓縮感知CMOS圖像傳感器設(shè)計領(lǐng)域，特別是涉及一種壓縮感知CMOS圖像傳感器的量化求和電路。

背景技術(shù)：

根據(jù)信號采樣讀出方式的不同，CMOS圖像傳感器(CIS)可以分為奈奎斯特采樣CIS和壓縮感知采樣CIS。奈奎斯特采樣是絕大多數(shù)圖像傳感器所使用的，屬于傳統(tǒng)采樣方式。壓縮感知采樣則是在一些特殊場合下存在。

奈奎斯特采樣的理論依據(jù)是奈奎斯特采樣定理，即當采樣頻率大于兩倍信號帶寬時，原始信號就可以被準確地恢復出來。對于圖像傳感器，信號頻率是圖像像素隨著空間位置的變化頻率，因而會隨著實際圖像的場景改變。所以最保守的做法就是輸出所有像素點的信息，即輸出的樣本數(shù)量與像素個數(shù)相等。

壓縮感知采樣則有所不同，其所需樣本數(shù)與信號的稀疏程度有關(guān)。其中稀疏程度指的是原始信號中為零的取值個數(shù)，個數(shù)越多則稀疏程度越高，所需樣本數(shù)就越少。因此，考慮到圖像本身在一些特定的變換基上具有稀疏性，壓縮感知不再需要輸出每個像素點的像素信息，而是通過壓縮感知變換采樣輸出遠小于像素個數(shù)的樣本。

可以看到壓縮感知CIS和奈奎斯特采樣CIS相比可以大大減小輸出數(shù)據(jù)量，因而可以達到加快數(shù)據(jù)傳輸和降低功耗的效果。

在CMOS圖像傳感器中實現(xiàn)壓縮感知采樣的方法是對所有像素取值做一次線性變換，也就是每一次采樣過程對應于一次線性變換過程。在一次采樣過程中，系統(tǒng)將隨機從整個像素陣列中選取一部分像素，然后對它們的像素大小進行加權(quán)求和(線性變換)，然后輸出求和結(jié)果。所需采樣次數(shù)將遠小于像素個數(shù)。

這種加權(quán)求和線性變換的最常見做法是將權(quán)值大小隨機地取成“1”和“0”?！?”對應的像素將會參與求和，“0”對應的像素則不參與求和。因此，每一次壓縮感知采樣就是從像素陣列中選取一部分像素并對其像素值進行求和輸出。

常見的幾種求和電路如圖1a～圖1c所示，其中，圖1a是利用電阻網(wǎng)絡(luò)和運算放大器對所有信號進行求和，然后用模數(shù)轉(zhuǎn)換器(ADC)對求和結(jié)果進行量化。這種方法將會采用大量的電阻，精度和面積都會受到限制。圖1b是先利用ADC陣列對每個像素值進行量化，然后用加法器對所有量化結(jié)果進行數(shù)字求和。這種方法需要大量的ADC，面積和功耗將會受到限制。論文(R.Robucci,J.D.Gray,L.K.Chiu,J.Romberg,and P.Hasler,“Compressive sensing on a CMOS separable-transform image sensor,”Proc.IEEE,vol.98,no.6,pp.1089–1101,Jun.2010.)介紹了另一種求和電路，如圖1c所示，其先將像素電壓轉(zhuǎn)換成電流然后求和量化，這樣做的步驟較多，累積誤差較大，從而產(chǎn)生精度方面的問題。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種壓縮感知CMOS圖像傳感器的量化求和電路，用于解決現(xiàn)有技術(shù)中求和電路的面積較大、量化精度不夠高等問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種壓縮感知CMOS圖像傳感器的量化求和電路，所述量化求和電路包括：像素采樣電路、高位量化求和電路與低位精細量化電路；所述像素采樣電路用于依次對壓縮感知CMOS圖像傳感器所選定的像素進行采樣；所述高位量化求和電路用于對采樣電路輸出的采樣電壓進行求和量化，輸出最終的量化結(jié)果的高位，并產(chǎn)生一個剩余電壓；所述低位量化求和電路用于對所述剩余電壓進行求和量化，輸出最終的量化結(jié)果的低位。

作為本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路的一種優(yōu)選方案，所述像素采樣電路包括由多個采樣單元組成的陣列，所述采樣單元包括一個開關(guān)管及一個D觸發(fā)器，所述D觸發(fā)器的Q輸出端連接當前采用單元的開關(guān)管柵極以及下一個采集單元的D觸發(fā)器的D輸入端，所述開關(guān)管的第一極連接像素單元，第二極作為采集單元的輸出端。

優(yōu)選地，所述像素采樣電路的所有D觸發(fā)器連接成循環(huán)移位寄存器結(jié)構(gòu)，第一個像素值的D觸發(fā)器輸入一個高電平，其余D觸發(fā)器的輸出為低電平，使得第一次采樣將會輸出第一個像素電壓大小，此后每經(jīng)歷一個時鐘周期，D觸發(fā)器里的高電平就會轉(zhuǎn)移到下一個D觸發(fā)器從而實現(xiàn)對下一個像素進行采樣。

作為本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路的一種優(yōu)選方案，所述高位量化求和電路包括第一求和模塊、第一積分器、第一比較器、及第一放大器，所述第一求和模塊連接于所述像素采樣電路，所述第一積分器連接于所述第一求和模塊，所述第一比較器連接于所第一述積分器，所述第一比較器的輸出端連接于所述第一放大器的輸入端，所述第一放大器的輸出端連接于所述第一求和模塊。

優(yōu)選地，所述第一求和模塊及第一積分器用于對每個采樣電壓及反饋電壓進行累加，當?shù)谝环e分器的輸出電壓大于零時，所述第一比較器通過所述第一放大器輸出一個反饋電壓-Vref給所述第一求和模塊，使得第一積分器輸出電壓大于零時其輸入端將會減去一個電壓Vref，當?shù)谝环e分器輸出電壓小于零時，第一比較器輸出為0，反饋電壓也為零，此時第一積分器只對采樣電壓進行累加而沒有反饋電壓部分，其中，Vref為一個大于零的電壓。

優(yōu)選地，所述第一積分器選用為運算放大器，以保證高位量化求和電路的增益和精度。

作為本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路的一種優(yōu)選方案，所述低位量化求和電路及所述高位量化求和電路之間還連接有一剩余電壓采樣電路，用于對所述高位量化求和電路輸出的剩余電壓進行采樣。

優(yōu)選地，所述低位量化求和電路包括第二求和模塊、第二積分器、第二比較器、及第二放大器，所述第二求和模塊連接于所述剩余電壓采樣電路，所述第二積分器連接于所述第二求和模塊，所述第二比較器連接于所述第二積分器，所述第二比較器的輸出端連接于所述第二放大器的輸入端，所述第二放大器的輸出端連接于所述第二求和模塊。

優(yōu)選地，所述第二求和模塊及第二積分器用于對每個剩余采樣電壓及反饋電壓進行累加，當?shù)诙e分器的輸出電壓大于零時，所述第二比較器通過所述第二放大器輸出一個反饋電壓-Vref給所述第二求和模塊，使得第二積分器輸出電壓大于零時其輸入端將會減去一個電壓Vref，當?shù)诙e分器輸出電壓小于零時，第二比較器輸出為0，反饋電壓也為零，此時第二積分器只對剩余采樣電壓進行累加而沒有反饋電壓部分，其中，Vref為一個大于零的電壓。

優(yōu)選地，所述第二積分器選用為反相器，以減小低位量化求和電路的面積和功耗。

作為本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路的一種優(yōu)選方案，所述高位量化求和電路與低位量化求和電路之間還連接有一比較器，用于判斷剩余電壓與高位量化求和電路輸出的直流偏置電壓的大小，將其中的較大者作為低位量化求和電路輸入的剩余電壓，較小者作為低位量化求和電路的偏置電壓，使得高位量化求和電路輸入剩余電壓與偏置電壓之差的絕對值在低位量化求和電路得到進一步量化，而輸入不會存在負值。

作為本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路的一種優(yōu)選方案，所述高位量化求和電路運行N個周期后輸出量化結(jié)果的高位部分，然后將剩余電壓采樣到低位量化求和電路后，就會進行下一個量化過程，使得所述低位量化求和電路的量化是在所述高位量化求和電路的下一次量化的時間區(qū)間之內(nèi)，以節(jié)省量化時間，其中，N為像素陣列包含的像素個數(shù)。

如上所述，本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路，具有以下有益效果：

本發(fā)明提供了一種用于壓縮感知CMOS圖像傳感器的求和量化電路，用于完成壓縮感知采樣過程；所述求和量化電路具有高位量化求和電路及低位量化求和電路兩級結(jié)構(gòu)，并采用流水線式的工作方式，使得低位量化求和電路精細量化過程不占據(jù)額外的系統(tǒng)時間。另外，為了解決低位量化求和電路輸入電壓可能為負值的問題，本發(fā)明提出了的解決方法可以使低位量化求和電路輸入電壓始終處于非負狀態(tài)，大大擴展了本發(fā)明的應用范圍。

附圖說明

圖1a～圖1c顯示為現(xiàn)有技術(shù)中的求和電路的幾種實施方案示意圖。

圖2顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的結(jié)構(gòu)框圖。

圖3顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的像素采樣電路的結(jié)構(gòu)框圖。

圖4顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的高位量化求和電路的結(jié)構(gòu)框圖。

圖5顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的低位量化求和電路的結(jié)構(gòu)框圖。

圖6顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的高位量化求和電路的具體電路結(jié)構(gòu)示意圖。

圖7顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的低位量化求和電路的具體電路結(jié)構(gòu)示意圖。

圖8顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的整體電路結(jié)構(gòu)示意圖。

圖9顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的工作時序圖。

圖10顯示為本發(fā)明的用于壓縮感知CMOS圖像傳感器的求和量化電路的負值輸入電壓解決方案示意圖。

元件標號說明

10 像素

20 像素采樣電路

30 高位量化求和電路

301 第一求和模塊

302 第一積分器

303 第一比較器

304 第一放大器

40 低位量化求和電路

401 第二求和模塊

402 第二積分器

403 第二比較器

404 第二放大器

50 剩余電壓采樣電路

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。

請參閱圖2～圖10。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。

如圖2所示，本實施例提供一種壓縮感知CMOS圖像傳感器的量化求和電路，所述量化求和電路包括：像素采樣電路20、高位量化求和電路30與低位精細量化電路；所述像素采樣電路20用于依次對壓縮感知CMOS圖像傳感器所選定的像素10進行采樣；所述高位量化求和電路30用于對采樣電路輸出的采樣電壓進行求和量化，輸出最終的量化結(jié)果的高位，并產(chǎn)生一個剩余電壓；所述低位量化求和電路40用于對所述剩余電壓進行求和量化，輸出最終的量化結(jié)果的低位。

如圖3所示，所述像素采樣電路20包括由多個采樣單元組成的陣列，所述采樣單元包括一個開關(guān)管及一個D觸發(fā)器，所述D觸發(fā)器的Q輸出端連接當前采用單元的開關(guān)管柵極以及下一個采集單元的D觸發(fā)器的D輸入端，所述開關(guān)管的第一極連接像素單元，第二極作為采集單元的輸出端。

在本實施例中，用電壓源Vn來模擬所需求和像素的輸出電壓，其采樣過程為：所述像素采樣電路20的所有D觸發(fā)器連接成循環(huán)移位寄存器結(jié)構(gòu)，第一個像素值的D觸發(fā)器輸入一個高電平，其余D觸發(fā)器的輸出為低電平，使得第一次采樣將會輸出第一個像素電壓大小，此后每經(jīng)歷一個時鐘周期，D觸發(fā)器里的高電平就會轉(zhuǎn)移到下一個D觸發(fā)器從而實現(xiàn)對下一個像素進行采樣。

如圖4所示，所述高位量化求和電路30包括第一求和模塊301、第一積分器302、第一比較器303、及第一放大器304，所述第一求和模塊301連接于所述像素采樣電路20，所述第一積分器302連接于所述第一求和模塊301，所述第一比較器303連接于所第一述積分器，所述第一比較器303的輸出端連接于所述第一放大器304的輸入端，所述第一放大器304的輸出端連接于所述第一求和模塊301。在本實施例中，所述第一積分器302選用為運算放大器，以保證高位量化求和電路30的增益和精度。

具體地，所述第一求和模塊301及第一積分器302用于對每個采樣電壓及反饋電壓進行累加，當?shù)谝环e分器302的輸出電壓大于零時，所述第一比較器303通過所述第一放大器304輸出一個反饋電壓-Vref給所述第一求和模塊301，使得第一積分器302輸出電壓大于零時其輸入端將會減去一個電壓Vref，當?shù)谝环e分器302輸出電壓小于零時，第一比較器303輸出為0，反饋電壓也為零，此時第一積分器302只對采樣電壓進行累加而沒有反饋電壓部分，其中，Vref為一個大于零的電壓。

如圖6所示，所述高位量化求和電路30具體包括：第一開關(guān)Sp1，第二開關(guān)Sn1、第三開關(guān)Φ1d、第四開關(guān)Φ2d、第一電容Cs1、第五開關(guān)Φ1、第六開關(guān)Φ2、第二電容Cc、第七開關(guān)Φ1d、第八開關(guān)Vrst1、第三電容Ci1、運算放大器A、比較器E、第九開關(guān)Vrst2、放大器F以及第四電容C1，其中，所述第一開關(guān)Sp1的第一端連接第一電壓Vrefp，第二端連接所述第二開關(guān)Sn1的第二端以及第四開關(guān)Φ2d的第一端，所述第二開關(guān)Sn1的第一端連接第二電壓Vrefn，所述第三開關(guān)Φ1d的第一端連接輸入電壓Vi，第二端連接所述第四開關(guān)Φ2d的第二端以及第一電容Cs1的第一端，所述第一電容Cs1的第二端連接第五開關(guān)Φ1、第六開關(guān)Φ2及第二電容Cc的第一端，所述第五開關(guān)Φ1的第二端接地，所述第六開關(guān)Φ2的第二端連接第七開關(guān)Φ1d、第八開關(guān)Vrst1及第三電容Ci1的第一端，所述第七開關(guān)Φ1d的第二端連接第二電容Cc的第二端以及運算放大器A的第一輸入端，所述第八開關(guān)Vrst1的第二端接地，所述運算放大器A的第二輸入端接地，輸出端連接所述第三電容Ci1的第二端、比較器E的第一輸入端及第九開關(guān)Vrst2的第一端，所述比較器的第二輸入端接地，第一輸出端Sp1連接于高位計數(shù)器，第二輸出端輸出信號Sn1，所述第九開關(guān)Vrst2的第二端連接所述放大器F的輸入端以及第四電容C1的第一端，所述第四電容C1的第二端接地，所述放大器F的輸出端用于輸出剩余電壓Vo1。

如圖2所示，所述低位量化求和電路40及所述高位量化求和電路30之間還連接有一剩余電壓采樣電路50，用于對所述高位量化求和電路30輸出的剩余電壓進行采樣。

如圖5所示，所述低位量化求和電路40包括第二求和模塊401、第二積分器402、第二比較器403、及第二放大器404，所述第二求和模塊401連接于所述剩余電壓采樣電路50，所述第二積分器402連接于所述第二求和模塊401，所述第二比較器403連接于所述第二積分器402，所述第二比較器403的輸出端連接于所述第二放大器404的輸入端，所述第二放大器404的輸出端連接于所述第二求和模塊401。在本實施例中，所述第二積分器402選用為反相器，以減小低位量化求和電路40的面積和功耗。

具體地，所述第二求和模塊401及第二積分器402用于對每個剩余采樣電壓及反饋電壓進行累加，當?shù)诙e分器402的輸出電壓大于零時，所述第二比較器403通過所述第二放大器404輸出一個反饋電壓-Vref給所述第二求和模塊401，使得第二積分器402輸出電壓大于零時其輸入端將會減去一個電壓Vref，當?shù)诙e分器402輸出電壓小于零時，第二比較器403輸出為0，反饋電壓也為零，此時第二積分器402只對剩余采樣電壓進行累加而沒有反饋電壓部分，其中，Vref為一個大于零的電壓。

如圖7所示，所述低位量化求和電路40具體包括：第一開關(guān)Sp2，第二開關(guān)Sn2、第三開關(guān)Φ1d、第四開關(guān)Φ2d、第一電容Cs2、第二電容Cs2、第五開關(guān)Φ1d、第六開關(guān)Φ2d、第七開關(guān)Φ1、第八開關(guān)Φ2、第三電容Cc、第九開關(guān)Φ1d、第十開關(guān)Vrst3、第四電容Ci2、反相器B以及比較器E，其中，所述第一開關(guān)Sp1的第一端連接第一電壓Vrefp，第二端連接所述第二開關(guān)Sn1的第二端以及第四開關(guān)Φ2d的第一端，所述第二開關(guān)Sn1的第一端連接第二電壓Vrefn，所述第三開關(guān)Φ1d的第一端連接采樣的剩余電壓Vo1，第二端連接所述第四開關(guān)Φ2d的第二端以及第一電容Cs2的第一端，所述第一電容Cs2的第二端連接第七開關(guān)Φ1、第八開關(guān)Φ2的第一端、第三電容Cc的第一端以及第二電容Cs2的第二端，所述第二電容Cs2的第一端連接第六開關(guān)Φ2d的第一端以及第五開關(guān)Φ1d的第二端，所述第五開關(guān)Φ1d的第一端接偏置電壓Vbias，所述第六開關(guān)Φ2d的第二端接地，所述第七開關(guān)Φ1的第二端接地，所述第八開關(guān)Φ2的第二端連接第九開關(guān)Φ1d、第十開關(guān)Vrst3及第四電容Ci2的第一端，所述第十開關(guān)Vrst3的第二端接地，所述第九開關(guān)Φ1d的第二端連接所述第三電容的第二端以及所述反相器B的輸入端，所述反相器的輸出端連接所述第四電容Ci2的第二端以及比較器的第一輸入端，所述比較器的第二輸入端接地，第一輸出端連接低位計數(shù)器，第二輸出端輸出信號Sn2。

具體地，可以看到高位量化求和低位量精細化的結(jié)構(gòu)基本是一致的，如圖4～圖7所示。積分與求和模塊會對每個輸入電壓和反饋電壓進行累加。當積分器的輸出電壓大于零時，比較器輸出為1，從而反饋一個參考電壓-Vref給輸入端。這里的Vref是一個大于零的電壓，也就是積分器輸出端大于零的時候輸入端將會減去一個參考電壓Vref。當積分器輸出電壓小于零時，比較器輸出為0，反饋電壓也為零。根據(jù)該結(jié)構(gòu)，我們可以得到如下分析結(jié)果：

V[1]＝Vi[1]-D[1]*Vref

V[2]＝V[1]+Vi[2]-D[2]*Vref

＝Vi[1]+Vi[2]-(D[1]+D[2])*Vref

以此類推，可以得到：

$V\[n\]=\underset{i=1}{\overset{2^n}{\Σ}}Vi\[i\]-\underset{i=1}{\overset{2^n}{\Σ}}D1\[i\]*Vref$

$\underset{i=1}{\overset{2^n}{\Σ}}Vi\[i\]=2^n*\stackrel{\‾}{Vi}$

$\stackrel{\‾}{Vi}=\frac{\underset{i=1}{\overset{n}{\Σ}}D1\[i\]}{2^n}*Vref+\frac{V\[n\]}{2^n}$

可以看到，當我們用加法器對2ⁿ個比較器輸出進行求和后可以得到2ⁿ個輸入電壓的平均值，并且精度為n比特。顯然，平均值和求和結(jié)果是等效的，即平均值乘以輸入個數(shù)就是輸入電壓的求和。上式中V[n]稱為剩余電壓，進一步量化可以得到：

$V\[n\]=\frac{\underset{i=1}{\overset{2^n}{\Σ}}D2\[i\]}{2^m}*Vref+\frac{Vrm}{2^m}$

$\stackrel{\‾}{Vi}=\frac{\underset{i=1}{\overset{2^n}{\Σ}}D1\[i\]}{2^n}*Vref+\frac{\underset{i=1}{\overset{2^m}{\Σ}}D2\[i\]}{2^{m+n}}*Vref+\frac{Vrm}{2^{m+n}}$

其中，D1為高位計數(shù)器輸出，D2為低位計數(shù)器輸出，Vrm為最終剩余電壓。根據(jù)上式，高位計數(shù)器和低位計數(shù)器分別完成了粗略量化求和及精細量化的過程，使得總體精度達到了(m+n)比特。

對于帶反相器結(jié)構(gòu)的低位量化求和電路40，如果輸入的剩余電壓小于零，那么此時積分器的輸出也會小于零，進而導致反饋電壓為零。這時候便存在一個嚴重的問題。在這種條件下，積分器的輸出會一直對輸入進行積分導致積分器朝著一個方向持續(xù)減小并最終失去積分功能。這種情況會出現(xiàn)在Vo1(剩余電壓)小于Vbias(放大器直流輸出電壓)的情況下，因為第二量化求和電路的積分器的輸入等效為Vo1減去Vbias。為了解決上述問題，本發(fā)明提出了圖10所示的負值輸入電壓解決方案。本發(fā)明的高位量化求和電路30與低位量化求和電路40之間還連接有一比較器，用于判斷剩余電壓與高位量化求和電路30輸出的直流偏置電壓的大小，將其中的較大者作為低位量化求和電路40輸入的剩余電壓，較小者作為低位量化求和電路40的偏置電壓，使得高位量化求和電路30輸入剩余電壓與偏置電壓之差的絕對值在低位量化求和電路40得到進一步量化，而輸入不會存在負值。

如圖10所示，具體地，所述負值輸入電壓解決方案包括比較器以及電壓選擇控制模塊，所述比較器的第一輸入端輸入剩余電壓Vo1_i，第二輸入端輸入偏置電壓Vbias_i，第一輸出端及第二輸出端連接于所述電壓選擇控制模塊的第一輸入端及第二輸入端，用于控制所述電壓選擇控制模塊內(nèi)的第一開關(guān)kp1、第二開關(guān)kn1、第三開關(guān)kp2及第四開關(guān)kn2的導通與關(guān)斷，所述電壓選擇控制模塊的第三輸入端輸入剩余電壓Vo1_i，第四輸入端輸入偏置電壓Vbias_i，所述電壓選擇控制模塊包括第一開關(guān)kp1、第二開關(guān)kn1、第三開關(guān)kp2及第四開關(guān)kn2，所述第一開關(guān)kp1及第二開關(guān)kn1的第一端連接剩余電壓Vo1_i，所述第三開關(guān)kp2及第四開關(guān)kn2的第一端連接偏置電壓Vbias_i，所述第一開關(guān)kp1的第二端連接所述第四開關(guān)kn2的第二端，所述第二開關(guān)kn1的第二端連接所述第三開關(guān)kp2的第二端，其中，所述第一開關(guān)kp1及第三開關(guān)kp2為同時導通或同時關(guān)斷，所述第二開關(guān)kn1及第四開關(guān)kn2為同時導通或同時關(guān)斷，通過控制所述第一開關(guān)kp1、第二開關(guān)kn1、第三開關(guān)kp2及第四開關(guān)kn2可以實現(xiàn)剩余電壓Vo1_i及偏置電壓Vbias_i的輸出位置轉(zhuǎn)換。

整個量化求和電路的結(jié)構(gòu)和時序分別如圖8和圖9所示。首先高位量化求和電路30會對輸入的采樣信號進行求和量化并產(chǎn)生一個剩余電壓，然后第二級低位量化電路會對剩余電壓再次量化，提高量化精度。當所有量化完成之后，系統(tǒng)會進行復位以進行下一次量化求和。從圖9所示的時序圖中，我們可以看到兩次量化采用了類似流水線的結(jié)構(gòu)，從而使得低位量化并不占用額外的時間。具體地，所述高位量化求和電路30運行N個周期后輸出量化結(jié)果的高位部分，然后將剩余電壓采樣到低位量化求和電路40后，就會進行下一個量化過程，使得所述低位量化求和電路40的量化是在所述高位量化求和電路30的下一次量化的時間區(qū)間之內(nèi)，因而不占用額外的系統(tǒng)時間，大大節(jié)省了量化時間，其中，N為像素陣列包含的像素個數(shù)，在本實施例中，N＝2ⁿ，其中，n為整整數(shù)。

如上所述，本發(fā)明的壓縮感知CMOS圖像傳感器的量化求和電路，具有以下有益效果：

本發(fā)明提供了一種用于壓縮感知CMOS圖像傳感器的求和量化電路，用于完成壓縮感知采樣過程；所述求和量化電路具有高位量化求和電路30及低位量化求和電路40兩級結(jié)構(gòu)，并采用流水線式的工作方式，使得低位量化求和電路40精細量化過程不占據(jù)額外的系統(tǒng)時間。另外，為了解決低位量化求和電路40輸入電壓可能為負值的問題，本發(fā)明提出了的解決方法可以使低位量化求和電路40輸入電壓始終處于非負狀態(tài)，大大擴展了本發(fā)明的應用范圍。

所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權(quán)利要求所涵蓋。