本發(fā)明涉及計算機技術(shù)領(lǐng)域，具體涉及一種提高時間戳測量精度的方法及裝置。

背景技術(shù)：

在測量、控制等應(yīng)用中，越來越多的使用分布式系統(tǒng)。各類設(shè)備(例如計算機、傳感器、數(shù)控設(shè)備等)相互連接形成網(wǎng)絡(luò)，并按照某種協(xié)議實現(xiàn)所有設(shè)備間的時間同步，從而使各臺設(shè)備以高度的協(xié)調(diào)性共同執(zhí)行任務(wù)。不同的應(yīng)用對時間同步精度的要求不同，例如普通的音頻網(wǎng)絡(luò)僅要求ms級的同步，而工業(yè)總線則一般要求亞us級的同步。IEEE-1588精確時間同步協(xié)議(PTP)即是出于高精度時間同步的目的制定的，在該協(xié)議(包括任何類似的協(xié)議)中，對時間同步精度有最直接影響的即是“時間戳”。一個事件的“時間戳”指該事件發(fā)生的時刻與參考零時刻的時間間隔，決定“時間戳”精度的是其中的時間測量技術(shù)。

精確“時間戳”的給出通常位于協(xié)議的底層部分，例如在基于以太網(wǎng)的時間同步網(wǎng)絡(luò)中，“時間戳”在數(shù)據(jù)鏈路層給出，有的PHY芯片具有測量“時間戳”的功能，或者可以在可編程數(shù)字邏輯器件(如FPGA)中實現(xiàn)時間測量。

在FPGA中實現(xiàn)時間測量，最簡單的方法是時鐘計數(shù)器，此方法的分辨率即是計數(shù)時鐘的一個周期，例如對于100MHz時鐘即是10ns；另一種方法是時間內(nèi)插，它的分辨率取決于FPGA內(nèi)延時鏈的單元延時，通?？梢赃_到小于100ps。針對不同的應(yīng)用需求，這兩種方法都被廣泛使用，時鐘計數(shù)器方法實現(xiàn)簡單，適用于一般的同步系統(tǒng)；時間內(nèi)插方法更復(fù)雜，可以達到非常高的分辨率，很多專用的高精度時間數(shù)字轉(zhuǎn)換(TDC)芯片即是基于該原理實現(xiàn)的。

時鐘計數(shù)器方法的分辨率取決于計數(shù)時鐘的頻率，通常來說對于10ns級別的分辨率是容易達到的，但若要實現(xiàn)更高的分辨率則會對器件(如FPGA)性能以及電路設(shè)計等方面都提出較高的要求，因此這是一種僅適用于對同步精度要求不高的網(wǎng)絡(luò)的技術(shù)。而時間內(nèi)插方法的缺點是實現(xiàn)復(fù)雜，需要FPGA內(nèi)有可作為延時鏈使用的硬線資源，且要求這些延時單元的延時均勻穩(wěn)定。這對器件工藝、穩(wěn)定性和一致性等方面都提出較嚴苛的要求，因此這是一種相對高成本的方法。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種提高時間戳測量精度的方法及裝置，實現(xiàn)起來較為方便，對器件性能要求較低，且根據(jù)需要能夠達到優(yōu)于傳統(tǒng)時鐘計數(shù)法的時間精度。

第一方面，本發(fā)明提供了一種提高時間戳測量精度的方法，包括：

獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘；其中所述被測周期信號的頻率為f₁，所述采樣時鐘的頻率為f₂，f₂＝(1+1/N)*f₁，N≥2，N為正整數(shù)；

利用所述采樣時鐘對所述被測周期信號進行采樣，獲得一個周期性采樣信號，該周期性采樣信號的周期為所述被測周期信號的周期T₁的N倍；

采用粗計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，統(tǒng)計被測事件中包含的采樣時鐘的周期的個數(shù)；

采用細計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，但在所述周期性采樣信號的每個下降沿被復(fù)位，該細計數(shù)器以所述周期性采樣信號的一個周期為長度進行循環(huán)計數(shù)，統(tǒng)計被測事件中的不足一個采樣時鐘的周期的部分，細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂；

當在某時刻檢測到被測事件時，獲取與該時刻對應(yīng)的粗計數(shù)器的計數(shù)值n，以及與該時刻對應(yīng)的細計數(shù)器的計數(shù)值m，并根據(jù)所述n和所述m，獲取被測事件的時間戳[n+m*(1/N)]*T₂，其中，n+m*(1/N)為被測事件所在時刻距離時間零點所跨越的采樣時鐘的周期數(shù)，T₂為采樣時鐘的周期；其中，時間零點為所述采樣時鐘的第一個上升沿處。

進一步地，所述獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘，包括：

利用鎖相環(huán)電路或可編程數(shù)字邏輯器件FPGA內(nèi)的鎖相環(huán)資源產(chǎn)生與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘。

進一步地，N取值為2、4、8、16、32、64或128。

第二方面，本發(fā)明還提供了一種提高時間戳測量精度的裝置，包括：

獲取單元，用于獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘；其中所述被測周期信號的頻率為f₁，所述采樣時鐘的頻率為f₂，f₂＝(1+1/N)*f₁，N≥2，N為正整數(shù)；

采樣單元，用于利用所述采樣時鐘對所述被測周期信號進行采樣，獲得一個周期性采樣信號，該周期性采樣信號的周期為所述被測周期信號的周期T₁的N倍；

第一計數(shù)單元，用于采用粗計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，統(tǒng)計被測事件中包含的采樣時鐘的周期的個數(shù)；

第二計數(shù)單元，用于采用細計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，但在所述周期性采樣信號的每個下降沿被復(fù)位，該細計數(shù)器以所述周期性采樣信號的一個周期為長度進行循環(huán)計數(shù)，統(tǒng)計被測事件中的不足一個采樣時鐘的周期的部分；細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂；

時間戳獲取單元，用于在某時刻檢測到被測事件時，獲取與該時刻對應(yīng)的粗計數(shù)器的計數(shù)值n，以及與該時刻對應(yīng)的細計數(shù)器的計數(shù)值m，并根據(jù)所述n和所述m，獲取被測事件的時間戳[n+m/N]*T₂，其中，n+m/N為被測事件所在時刻距離時間零點所跨越的采樣時鐘的周期數(shù)，T₂為采樣時鐘的周期；其中，時間零點為所述采樣時鐘的第一個上升沿處。

進一步地，所述獲取單元具體用于：

利用鎖相環(huán)電路或可編程數(shù)字邏輯器件FPGA內(nèi)的鎖相環(huán)資源產(chǎn)生與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘。

進一步地，N取值為2、4、8、16、32、64或128。

第三方面，本發(fā)明還提供了一種提高時間戳測量精度的裝置，包括：鎖相環(huán)電路、采樣器、粗計數(shù)器、細計數(shù)器和處理器；

其中，所述鎖相環(huán)電路用于獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘；其中所述被測周期信號的頻率為f₁，所述采樣時鐘的頻率為f₂，f₂＝(1+1/N)*f₁，N≥2，N為正整數(shù)；

所述采樣器用于利用所述采樣時鐘對所述被測周期信號進行采樣，獲得一個周期性采樣信號，該周期性采樣信號的周期為所述被測周期信號的周期T₁的N倍；

所述粗計數(shù)器，用于對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，統(tǒng)計被測事件中包含的采樣時鐘的周期的個數(shù)；

所述細計數(shù)器，用于對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，但在所述周期性采樣信號的每個下降沿被復(fù)位，以所述周期性采樣信號的一個周期為長度進行循環(huán)計數(shù)，用于統(tǒng)計被測事件中的不足一個采樣時鐘的周期的部分；細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂；

所述處理器，用于在某時刻檢測到被測事件時，獲取與該時刻對應(yīng)的粗計數(shù)器的計數(shù)值n，以及與該時刻對應(yīng)的細計數(shù)器的計數(shù)值m，并根據(jù)所述n和所述m，獲取被測事件的時間戳[n+m*(1/N)]*T₂，其中，n+m*(1/N)為被測事件所在時刻距離時間零點所跨越的采樣時鐘的周期數(shù)，T₂為采樣時鐘的周期；其中，時間零點為所述采樣時鐘的第一個上升沿處。

進一步地，N取值為2、4、8、16、32、64或128。

由上述技術(shù)方案可知，本發(fā)明提供的提高時間戳測量精度的方法使用一個與被測周期信號存在微小頻率偏差的采樣時鐘對所述被測周期信號進行采樣，得到周期性采樣信號，然后根據(jù)所述采樣時鐘、所述周期性采樣信號以及被測事件發(fā)生的時刻，利用粗計數(shù)器統(tǒng)計的被測事件中包含的采樣時鐘的周期的個數(shù)，以及細計數(shù)器統(tǒng)計的被測事件中的不足一個采樣時鐘的周期的部分，共同獲取被測事件的時間戳。本發(fā)明提供的提高時間戳測量精度的方法，實現(xiàn)起來較為方便，對器件性能要求較低，且根據(jù)需要能夠達到優(yōu)于傳統(tǒng)時鐘計數(shù)法的時間精度。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是本發(fā)明實施例一提供的提高時間戳測量精度的方法流程圖；

圖2是高精度時間測量的原理說明圖；

圖3是高精度時間測量示例圖；

圖4是本發(fā)明實施例二提供的提高時間戳測量精度的裝置的結(jié)構(gòu)示意圖；

圖5是本發(fā)明實施例三提供的提高時間戳測量精度的裝置的結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整的描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明實施例一提供了一種提高時間戳測量精度的方法，參見圖1，該方法包括如下步驟：

步驟101：獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘；其中所述被測周期信號的頻率為f₁，所述采樣時鐘的頻率為f₂，f₂＝(1+1/N)*f₁，N≥2，N為正整數(shù)。

在本步驟中，可以利用鎖相環(huán)電路PLL或可編程數(shù)字邏輯器件FPGA內(nèi)的鎖相環(huán)資源產(chǎn)生與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘。其中，N的取值根據(jù)被測周期信號的頻率以及對時間戳的精度要求而確定。理論上，在被測周期信號頻率確定的情況下，N取值越大，采樣時鐘與被測周期信號的頻率偏差越小，最終確定的待測事件的時間戳也越精確。例如，N取值可以為2、4、8、16、32、64或128。

例如，參見圖3，clk_B為被測周期信號，clk_A為獲取的與被測周期信號clk_B具有預(yù)設(shè)頻率偏差的采樣時鐘，clk_A的頻率f₂為5Hz，clk_B的頻率f₁為4Hz，f₂＝(1+1/4)*f₁，即N＝4。在這種情況下，通過后續(xù)采樣過程相當于將被測周期信號clk_B的周期T₁細分為4份，從而可以達到0.05s的分辨率。又如，繼續(xù)保持f₂＝5Hz，f₁＝4Hz，當N＝64時，相當于將被測周期信號clk_B的周期T₁細分為64份，從而可以達到3.9ms的分辨率。

又如，當f₁為25MHz，f₂＝(1+1/64)*f₁時，相當于將被測周期信號clk_B的周期T₁細分為64份，從而可以達到6.25ns的分辨率。

又如，當f₁為25MHz，f₂＝(1+1/128)*f₁時，相當于將被測周期信號clk_B的周期T₁細分為128份，從而可以達到3.125ns的分辨率。

步驟102：利用所述采樣時鐘對所述被測周期信號進行采樣，獲得一個周期性采樣信號，該周期性采樣信號的周期為所述被測周期信號的周期T₁的N倍。

在本步驟中，參見圖3，用clk_A對clk_B采樣，得到一個周期性采樣信號samp，它的周期是被測周期信號clk_B的周期的N＝4倍。

步驟103：采用粗計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，統(tǒng)計被測事件中包含的采樣時鐘的周期的個數(shù)。

在本步驟中，將clk_B在e時刻的上升沿作為被測事件，以0.05s的分辨率來測量該事件的時間戳。圖3中，粗計數(shù)器rough按照clk_A上升沿連續(xù)計數(shù)，它指出被測時間中包含的clk_A周期的個數(shù)。

步驟104：采用細計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，但在所述周期性采樣信號的每個下降沿被復(fù)位，該細計數(shù)器以所述周期性采樣信號的一個周期為長度進行循環(huán)計數(shù)，統(tǒng)計被測事件中的不足一個采樣時鐘的周期的部分，細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂。

在本步驟中，參見圖3，細計數(shù)器fine也按照clk_A上升沿計數(shù)，但在samp的每次下降沿時被復(fù)位，即它以samp的一個周期為長度進行循環(huán)計數(shù)，利用細計數(shù)器fine可以計算被測時間中的不足一個clk_A周期的部分，則細計數(shù)器的分辨率為T₁-T₂＝[(N+1)/N]*T₂-T₂＝(1/N)*T₂，即細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂。

步驟105：當在某時刻檢測到被測事件時，獲取與該時刻對應(yīng)的粗計數(shù)器的計數(shù)值n，以及與該時刻對應(yīng)的細計數(shù)器的計數(shù)值m，并根據(jù)所述n和所述m，獲取被測事件的時間戳[n+m*(1/N)]*T₂，其中，n+m*(1/N)為被測事件所在時刻距離時間零點所跨越的采樣時鐘的周期數(shù)，T₂為采樣時鐘的周期；其中，時間零點為所述采樣時鐘的第一個上升沿處。

在本步驟中，參見圖3，clk_A在c時刻的上升沿時檢測到被測事件(clk_B在e時刻的上升沿)，此時粗計數(shù)器rough＝5，表示5個clk_A周期；細計數(shù)器fine＝3，表示被測事件在clk_A的b沿之后3/4個clk_A周期。綜合粗細計數(shù)，得到被測事件距離時間零點5.75個clk_A周期，即1.15s，此即被測事件的時間戳。

由上述描述可知，本發(fā)明實施例提供的提高時間戳測量精度的方法，使用一個與被測周期信號存在微小頻率偏差的采樣時鐘對所述被測周期信號進行采樣，得到周期性采樣信號，然后根據(jù)所述采樣時鐘、所述周期性采樣信號以及被測事件發(fā)生的時刻，利用粗計數(shù)器統(tǒng)計的被測事件中包含的采樣時鐘的周期的個數(shù)，以及細計數(shù)器統(tǒng)計的被測事件中的不足一個采樣時鐘的周期的部分，共同獲取被測事件的時間戳。本發(fā)明實施例提供的提高時間戳測量精度的方法，實現(xiàn)起來較為方便，對器件性能要求較低，且根據(jù)需要能夠達到優(yōu)于傳統(tǒng)時鐘計數(shù)法的時間精度。

由于本發(fā)明實施例提供的提高時間戳測量精度的方法可以實現(xiàn)的分辨率取決于采樣時鐘與被測周期信號的頻率偏差的精細程度，也即取決于N值的大小，當N取值越大時，獲取的待測事件的時間戳就越為精細。即提高N的值可以使分辨率有更多的提高，但N的取值受限于鎖相環(huán)以及時鐘質(zhì)量。

本發(fā)明實施例提供的提高時間戳測量精度的方法，基于類似游標卡尺的基本原理，即兩個具有微小頻率偏差的時鐘的相位差會有規(guī)律地、周期性地變化。例如圖2中，一個5Hz的時鐘clk_A和一個4Hz的時鐘clk_B在a時刻時相位對齊，經(jīng)過1秒鐘后clk_A走過了5個周期，clk_B走過了4個周期，則clk_A領(lǐng)先clk_B一個整周期即2π相位而重新達到相位對齊(d時刻)。從a時刻到d時刻的過程中，每經(jīng)過一個周期二者對應(yīng)上升沿的時間差依次為0s、0.05s、0.1s、0.15s、2s(0s)，即對clk_A的一個周期做了1/4細分，從而可以達到0.05s的分辨率。

理論上，本發(fā)明實施例提供的提高時間戳測量精度的方法可以實現(xiàn)的分辨率取決于采樣時鐘與被測周期信號的頻率偏差的精細程度。在設(shè)計中，可以利用鎖相環(huán)電路(或者可編程數(shù)字邏輯器件FPGA內(nèi)的鎖相環(huán)資源)產(chǎn)生與被測周期信號具有某微小頻率偏差的采樣時鐘。但是一方面，由于實際的鎖相環(huán)電路無法任意地產(chǎn)生某精確頻率的時鐘，即無法使采樣時鐘在頻率上任意接近被測周期信號，從這一點上說，本實施例提供的提高時間戳測量精度的方法可以達到的精度受到鎖相環(huán)電路的頻率生成能力的限制。另一方面，由于時鐘源、信號線上干擾等因素，采樣時鐘或被測時鐘總是存在邊沿抖動(jitter)，通常在亞ns量級。當采樣時鐘與被測信號的頻率偏差十分微小，以致于達到的時間分辨率可以與時鐘邊沿抖動誤差比擬時，就無法再由該方法繼續(xù)提高時間精度了。因此，該方法可以達到的時間精度(分辨率)受到時鐘信號質(zhì)量的限制。在實際設(shè)計中，這往往是限制本方法可以達到的時間分辨率的主要因素。一般來說，它將本實施例提供的方法可以達到的時間分辨率限制在1ns以上。

圖3展示了如何利用基本原理，將clk_B在e時刻的上升沿作為被測事件，以0.05s的分辨率來測量該事件的時間戳。圖3中，clk_A的頻率為5Hz，clk_B的頻率為4Hz，以clk_A的第一個上升沿處為時間零點。用clk_A對clk_B采樣，得到一個周期性采樣信號samp，它的周期是clk_A的周期的5倍，是clk_B的周期的4倍。粗計數(shù)器rough按照clk_A上升沿連續(xù)計數(shù)，它指出被測時間中包含的clk_A周期的個數(shù)；細計數(shù)器fine也按照clk_A上升沿計數(shù)，但在samp的每次下降沿時被復(fù)位，即它以samp的一個周期為長度進行循環(huán)計數(shù)，利用細計數(shù)器fine可以計算被測時間中的不足一個clk_A周期的部分。圖3中，clk_A在c時刻的上升沿時檢測到被測事件(clk_B在e時刻的上升沿)，此時粗計數(shù)器rough＝5，表示5個clk_A周期；細計數(shù)器fine＝3，表示被測事件在clk_A的b沿之后3/4個clk_A周期。綜合粗細計數(shù)，得到被測事件距離時間零點5.75個clk_A周期，即1.15s，此即被測事件的時間戳。

在圖3的示例中，被測事件是周期信號clk_B在e時刻的上升沿。凡具有該示例特點的數(shù)據(jù)傳輸應(yīng)用，即凡是“根據(jù)數(shù)據(jù)時鐘來同步傳輸數(shù)據(jù)”的情況都可使用本方法。例如以太網(wǎng)數(shù)據(jù)鏈路層中的MII子層接口，MII子層協(xié)議根據(jù)rx_clk來接收數(shù)據(jù)并根據(jù)tx_clk來發(fā)送數(shù)據(jù)，就是可以使用本方法來測量精確時間戳的典型情況。

本發(fā)明實施例的關(guān)鍵點在于使用一個與被測周期信號存在微小頻率偏差的采樣時鐘，然后利用圖2所示原理實現(xiàn)對一個時鐘周期的細分，從而達到更精細的時間分辨率。

本發(fā)明實施例提供的提高時間戳測量精度的方法具有如下優(yōu)勢：

1)高分辨率；相對于傳統(tǒng)的時鐘計數(shù)法，本發(fā)明實施例提供的方法可以將時間分辨率提高數(shù)十倍。

2)低成本；本發(fā)明實施例提供的方法在普通的FPGA器件中即可實現(xiàn)，對器件性能沒有更高的要求。相對于時間內(nèi)插方法，本發(fā)明實施例可以使用更廉價的器件而到達足夠的測量精度。

3)應(yīng)用較廣；本發(fā)明實施例所述的方法應(yīng)用廣泛，凡具有“按照數(shù)據(jù)時鐘同步傳輸數(shù)據(jù)”特點的應(yīng)用，都可以使用本發(fā)明實施例所述的方法來測量精確時間戳。

本發(fā)明實施例二提供了一種提高時間戳測量精度的裝置，參見圖4，包括：獲取單元41、采樣單元42、第一計數(shù)單元43、第二計數(shù)單元44和時間戳獲取單元45；

獲取單元41，用于獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘；其中所述被測周期信號的頻率為f₁，所述采樣時鐘的頻率為f₂，f₂＝(1+1/N)*f₁，N≥2，N為正整數(shù)；例如，N取值可以為2、4、8、16、32、64或128。

采樣單元42，用于利用所述采樣時鐘對所述被測周期信號進行采樣，獲得一個周期性采樣信號，該周期性采樣信號的周期為所述被測周期信號的周期T₁的N倍；

第一計數(shù)單元43，用于采用粗計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，統(tǒng)計被測事件中包含的采樣時鐘的周期的個數(shù)；

第二計數(shù)單元44，用于采用細計數(shù)器對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，但在所述周期性采樣信號的每個下降沿被復(fù)位，該細計數(shù)器以所述周期性采樣信號的一個周期為長度進行循環(huán)計數(shù)，統(tǒng)計被測事件中的不足一個采樣時鐘的周期的部分；細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂；

時間戳獲取單元45，用于在某時刻檢測到被測事件時，獲取與該時刻對應(yīng)的粗計數(shù)器的計數(shù)值n，以及與該時刻對應(yīng)的細計數(shù)器的計數(shù)值m，并根據(jù)所述n和所述m，獲取被測事件的時間戳[n+m*(1/N)]*T₂，其中，n+m*(1/N)為被測事件所在時刻距離時間零點所跨越的采樣時鐘的周期數(shù)，T₂為采樣時鐘的周期；其中，時間零點為所述采樣時鐘的第一個上升沿處。

進一步地，所述獲取單元41具體用于：

利用鎖相環(huán)電路或可編程數(shù)字邏輯器件FPGA內(nèi)的鎖相環(huán)資源產(chǎn)生與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘。

本發(fā)明實施例提供的提高時間戳測量精度的裝置可以用于執(zhí)行上述實施例所述的提高時間戳測量精度的方法，其實現(xiàn)原理和技術(shù)效果類似，此處不再詳述。

第三方面，本發(fā)明還提供了一種提高時間戳測量精度的裝置，參見圖5，包括：鎖相環(huán)電路51、采樣器52、粗計數(shù)器53、細計數(shù)器54和處理器55；

其中，所述鎖相環(huán)電路51用于獲取與被測周期信號具有預(yù)設(shè)頻率偏差的采樣時鐘；其中所述被測周期信號的頻率為f₁，所述采樣時鐘的頻率為f₂，f₂＝(1+1/N)*f₁，N≥2，N為正整數(shù)；例如，N取值可以為2、4、8、16、32、64或128。

所述采樣器52用于利用所述采樣時鐘對所述被測周期信號進行采樣，獲得一個周期性采樣信號，該周期性采樣信號的周期為所述被測周期信號的周期T₁的N倍；

所述粗計數(shù)器53，用于對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，統(tǒng)計被測事件中包含的采樣時鐘的周期的個數(shù)；

所述細計數(shù)器54用于對所述采樣時鐘的上升沿從0開始連續(xù)計數(shù)，但在所述周期性采樣信號的每個下降沿被復(fù)位，以所述周期性采樣信號的一個周期為長度進行循環(huán)計數(shù)，用于統(tǒng)計被測事件中的不足一個采樣時鐘的周期的部分；細計數(shù)器的分辨率為采樣時鐘的周期T₂的1/N倍，即(1/N)*T₂；

所述處理器，用于在某時刻檢測到被測事件時，獲取與該時刻對應(yīng)的粗計數(shù)器的計數(shù)值n，以及與該時刻對應(yīng)的細計數(shù)器的計數(shù)值m，并根據(jù)所述n和所述m，獲取被測事件的時間戳[n+m*(1/N)]*T₂，其中，n+m*(1/N)為被測事件所在時刻距離時間零點所跨越的采樣時鐘的周期數(shù)，T₂為采樣時鐘的周期；其中，時間零點為所述采樣時鐘的第一個上升沿處。

本發(fā)明實施例提供的提高時間戳測量精度的裝置可以用于執(zhí)行上述實施例所述的提高時間戳測量精度的方法，其實現(xiàn)原理和技術(shù)效果類似，此處不再詳述。

在本發(fā)明的描述中，需要說明的是，術(shù)語“上”、“下”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對本發(fā)明的限制。除非另有明確的規(guī)定和限定，術(shù)語“安裝”、“相連”、“連接”應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內(nèi)部的連通。對于本領(lǐng)域的普通技術(shù)人員而言，可以根據(jù)具體情況理解上述術(shù)語在本發(fā)明中的具體含義。

還需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。

以上實施例僅用于說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解：其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等同替換；而這些修改或替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的精神和范圍。