本發(fā)明的實例大體來說涉及圖像傳感器。更具體來說，本發(fā)明的實例涉及使用adm的高速滾動圖像傳感器及實施所述圖像傳感器的方法，所述adm為分別包含模/數轉換器(adc)及存儲器的單元瓦片(tile)。

背景技術：

高速圖像傳感器已廣泛用于不同領域中的許多應用中，包含汽車領域、機器視覺領域及專業(yè)視頻攝影領域。用以制造圖像傳感器且特定來說互補金屬氧化物半導體(cmos)圖像傳感器的技術已不斷快速地發(fā)展。舉例來說，對較高幀速率及較低功率消耗的需求已促進了這些圖像傳感器的進一步小型化及集成。

用以增加cmos圖像傳感器的幀速率的一種方式可為增加并行操作的讀出電路的數目。在常規(guī)圖像傳感器中，像素陣列中的像素的一個列可共享一個讀出電路。在常規(guī)技術的其它實例中，像素陣列中的像素單元的一個列可共享多個讀出電路。這些解決方案提供較高幀速率，但需要較多硅面積，此在硅圖像傳感器的小型化中并非有幫助。

為使圖像傳感器小型化，實施堆疊式芯片，其中像素傳感器層堆疊于電路層上且電路層的子部分處理在其正上方的像素的圖像數據。雖然此實現超高速圖像傳感器的高效率，但這些堆疊式芯片實施方案在電路層的子部分中的每一者的邊界處遭受塊噪聲。因此，使用此堆疊式芯片實施方案捕獲的移動物體的圖像在電路層的子部分的邊界處失真，同時電路層的子部分中的每一者之間的握手在圖像處理期間也導致失真。還可在電路層的子部分中的每一者之間的邊界處看到模/數轉換(adc)變化。此外，鑒于像素信號線也在邊界處分離，因此像素輸出也可在邊界處明顯變化。

技術實現要素：

在一個方面中，本發(fā)明提供一種圖像傳感器，其包括：像素陣列，其安置于第一半導體裸片中，其中所述像素陣列被分割成多個像素子陣列(psa)，其中所述多個psa中的每一者包含多個像素，其中所述像素陣列包含多個像素群組，所述多個像素群組包含為非連續(xù)的像素，其中每一像素群組包含來自不同psa的像素；多個讀出電路，其安置于第二半導體裸片中，其中所述多個讀出電路分別包含模/數轉換器與存儲器單元瓦片(adm)，其中所述像素群組中的每一者耦合到所述多個adm中的對應一者，所述adm分別包含：(i)將來自所述像素群組的圖像數據從模擬轉換成數字以獲得模/數轉換器(adc)輸出的adc電路，及(ⅱ)用以存儲所述adc輸出的存儲器單元；及多個導體，其將所述像素陣列耦合到所述多個adm，其中所述多個導體包含針對所述像素陣列的每列存在的一定數目個導體。

在另一方面中，本發(fā)明提供一種圖像傳感器，其包括：像素陣列，其安置于第一半導體裸片中，其中所述像素陣列被分割成多個像素子陣列(psa)，其中所述多個psa中的每一者包含多個像素，其中所述像素陣列包含多個像素群組，所述多個像素群組包含為非連續(xù)、非重疊且相異的像素，其中每一像素群組包含來自不同psa的像素；多個讀出電路，其安置于第二半導體裸片中，其中所述多個讀出電路分別包含模/數轉換器與存儲器單元瓦片(adm)，其中所述像素群組中的每一者耦合到所述多個adm中的對應一者，所述adm分別包含：(i)將來自所述像素群組的圖像數據從模擬轉換成數字以獲得模/數轉換器(adc)輸出的adc電路，及(ⅱ)用以存儲所述adc輸出的存儲器單元；及多個導體，其將所述像素陣列耦合到所述多個adm，其中所述多個導體包含針對所述像素陣列的每列存在的一定數目個導體，其中針對所述像素陣列的每列存在的導體的所述數目等于所述psa中布置于同一列中的像素的數目。

在另一方面中，本發(fā)明提供一種實施高速滾動圖像傳感器的方法，其包括：由像素陣列捕獲圖像數據，其中所述像素陣列安置于第一半導體裸片中，其中所述像素陣列被分割成多個像素子陣列(psa)，其中所述像素陣列包含多個像素群組，其中所述多個像素群組中的每一者包含為非連續(xù)、非重疊且相異的多個像素，其中每一像素群組包含來自不同psa的像素；由安置于第二半導體裸片中的多個讀出電路經由多個導體而從所述像素陣列獲取所述圖像數據，其中所述像素群組中的每一者耦合到分別包含于讀出電路中的多個模/數轉換器與存儲器單元瓦片(adm)中的對應一者，其中所述多個導體將所述像素陣列耦合到所述多個adm，其中所述多個導體包含針對所述像素陣列的每列存在的一定數目個導體，其中針對所述像素陣列的每列存在的導體的所述數目等于所述psa中布置于同一列中的像素的數目；由分別包含于所述adm中的多個模/數轉換器(adc)電路將來自所述像素群組的所述圖像數據從模擬轉換成數字以獲得adc輸出；及將來自所述adc電路中的每一者的所述adc輸出分別存儲于存儲器單元中，其中所述多個adm分別包含所述存儲器單元。

附圖說明

在附圖的各圖中以實例方式而非以限制方式圖解說明本發(fā)明的實施例，在附圖中，除非另外規(guī)定，否則貫穿各種視圖相似參考指示類似元件。應注意，在本發(fā)明中對本發(fā)明的“一”或“一個”實施例的指代未必是指相同實施例，且其意指至少一個。在圖式中：

圖1是圖解說明根據本發(fā)明的一個實施例的實例性成像系統(tǒng)的框圖，所述實例性成像系統(tǒng)包含具有adm架構的高速滾動圖像傳感器。

圖2圖解說明根據本發(fā)明的第一實施例的圖1中的圖像傳感器的細節(jié)，所述圖像傳感器包含實例性像素陣列(其包含于像素芯片上)及耦合到所述像素芯片的實例性adm芯片。

圖3是圖解說明根據本發(fā)明的一個實施例的包含于圖1中的讀出電路中的多個讀出電路中的一者的細節(jié)的框圖。

圖4是圖解說明根據本發(fā)明的一個實施例的圖1中的圖像傳感器中的連接體及adm芯片的細節(jié)的圖式。

圖5a到5b圖解說明根據本發(fā)明的第二實施例的圖1中的圖像傳感器的細節(jié)(圖5a)及根據本發(fā)明的第二實施例的圖1中的圖像傳感器中的adm芯片的細節(jié)(圖5b)。

圖6圖解說明根據本發(fā)明的第三實施例的圖1中的圖像傳感器的細節(jié)。

圖7是展示根據本發(fā)明的一個實施例的用于實施高速滾動圖像傳感器的實例性過程的流程圖表。

圖8圖解說明根據本發(fā)明的第二實施例的圖1中的圖像傳感器的細節(jié)，所述圖像傳感器包含實例性像素陣列(其包含于像素芯片上)及耦合到所述像素芯片的實例性adm芯片。

圖9圖解說明根據本發(fā)明的第三實施例的圖1中的圖像傳感器的細節(jié)，所述圖像傳感器包含實例性像素陣列(其包含于像素芯片上)及耦合到所述像素芯片的實例性adm芯片。

貫穿圖式的數個視圖，對應參考符號指示對應組件。所屬領域的技術人員將了解，圖中的元件是為簡單及清晰起見而圖解說明，且未必按比例繪制。舉例來說，為幫助改進對本發(fā)明的各種實施例的理解，各圖中的元件中的一些元件的尺寸可能相對于其它元件被放大。此外，通常不描繪在商業(yè)上可行的實施例中有用或必需的常見而眾所周知的元件以便促進對本發(fā)明的這些各種實施例的較不受阻擋的觀察。

具體實施方式

在以下說明中，陳述眾多特定細節(jié)以便提供對本發(fā)明的透徹理解。然而，應理解，可在不具有這些具體細節(jié)的情況下實踐本發(fā)明的實施例。在其它例項中，未展示眾所周知的電路、結構及技術以避免使對此說明的理解模糊。

貫穿本說明書對“一個實施例”或“實施例”的提及意指結合所述實施例所描述的特定特征、結構或特性包含于本發(fā)明的至少一個實施例中。因此，貫穿本說明書在各個地方中出現的短語“在一個實施例中”或“在實施例中”未必全部是指相同實施例。此外，特定特征、結構或特性可以任何適合方式組合于一個或多個實施例中。特定特征、結構或特性可包含于集成電路、電子電路、組合邏輯電路或提供所描述功能性的其它適合組件中。

如在各種實例中將揭示，用以實施高速滾動cmos圖像傳感器的有效方法為在圖像傳感器的讀出電路中利用adm架構。cmos圖像傳感器也可布置于堆疊式cmos芯片解決方案中，其中像素單元包含于第一半導體裸片中且其中讀出電路包含于第二半導體裸片中。舉例來說，在一個實例中，第一半導體裸片可為像素芯片(或裸片)，且第二半導體裸片可為專用集成電路(asic)芯片(或裸片)。在一個實例中，像素芯片上的像素陣列可利用由像素構成的像素子陣列(psa)。在一個實例中，像素芯片上的像素陣列也可包含多個像素群組且每一像素群組包含為非連續(xù)、非重疊且相異的多個像素。在一個實例中，根據本發(fā)明的教示，像素群組內側的像素單元的放大器輸出節(jié)點耦合在一起，使得像素群組中的每一者共享包含于讀出電路中的單個模/數轉換器與存儲器單元瓦片(adm)。在所述實例中，根據本發(fā)明的教示，在高速下及/或以低功率并行地讀出像素子陣列。

圖1是圖解說明根據本發(fā)明的一個實施例的實例性成像系統(tǒng)的框圖，所述實例性成像系統(tǒng)包含具有adm架構的高速滾動圖像傳感器。

如在圖1中所圖解說明，成像系統(tǒng)100包含具有像素陣列105的圖像傳感器，所述像素陣列包括多個像素111。根據本發(fā)明的教示，在堆疊式圖像傳感器方案中像素陣列105可被分割成包含像素架構的多個像素子陣列110。在所圖解說明實例中，成像系統(tǒng)100是以堆疊式cmos芯片實現，其包含與asic裸片180堆疊在一起且耦合到asic裸片180的像素裸片170。在一個實例中，像素裸片170包含像素陣列105，且asic裸片180包含控制電路120、讀出電路陣列130及功能邏輯140。在所描繪實例中，讀出電路陣列130包括多個讀出電路131(在圖3中可見)。在所描繪實例中，控制電路120經耦合以控制像素陣列105的操作，所述像素陣列經耦合以通過位線160由所述多個讀出電路131中的一者讀出。位線160可為金屬導線。在一個實例中，互連層安置于像素裸片170與asic裸片180之間。

在一個實例中，互連層(未展示)可包含多個導體及通孔，例如微穿硅通孔(μtsv)或穿硅通孔(tsv)。導體可為位線160。在實例中，所述多個導體可用于將讀出電路131耦合到包含于像素裸片170中的電路。在一個實施例中，位線(或連接體)160通過像素陣列105的像素區(qū)域。像素陣列105中的每一像素列可經由多個位線160耦合到讀出電路131。在一個實施例中，每像素列的位線的數目大于2。如在圖1中所見，每像素列的位線的數目為8個，使得像素子陣列110中的所有像素111均可并行讀出，且每八個像素(例如，像素0、8、16、24、…)耦合到同一位線及模/數轉換器與存儲器單元瓦片(adm)，舉例來說，像素群組1091中的像素可耦合到同一位線及adm單元。布置于相同行中的像素111也將用其對應adm單元并行讀出。如此，在此實例中，根據本發(fā)明的教示，每第八個像素可通過所述多個導體中的單個者或單個位線由對應讀出電路并行讀出。在此實例中，像素群組1091包含為非連續(xù)、非重疊且相異的每第八個像素(例如，每像素子陣列110一個像素)。

在圖1中所描繪的實例中，像素陣列105為被分割成如所展示的多個像素子陣列110的二維(2d)陣列。如在圖1中所展示，像素子陣列110包含布置成8×1布置的八個像素。在其它實例中，像素子陣列110包含布置成n×m布置的k個像素，其中k為大于2的整數，且n及m為大于或等于1的整數。

圖2圖解說明根據本發(fā)明的第一實施例的圖1中的圖像傳感器100的細節(jié)，所述圖像傳感器包含實例性像素陣列105(其包含于像素裸片170上)及耦合到像素裸片170的實例性adm芯片113。像素子陣列110的像素111各自耦合到其自身的讀出電路，所述讀出電路可包含為包含于讀出電路130中的多個讀出電路中的一者，讀出電路130形成于與像素裸片170堆疊且耦合到像素裸片170的asic裸片180上。運用多個讀出電路，布置于相同行中的像素子陣列可并行讀出，從而減小像素陣列105的讀出時間。在一個實施例中，單個讀出電路包含模/數轉換器與存儲器單元瓦片(adm)。因此，包含于讀出電路陣列130中的讀出電路分別包含adm。

如在圖2中所展示，像素子陣列110包括八個像素111。在此實例中，像素子陣列110中的所述多個像素群組109中的每一者耦合到adm芯片113中的其自身相關聯adm單元112。在一個實施例中，像素群組109包含來自每一像素子陣列110的像素111，使得像素群組109中的像素111為非連續(xù)、非重疊且相異的。在此實施例中，相同列中的每第八個像素111處于相同像素群組109中。在所圖解說明實例中，像素子陣列110布置成8×1布置，使得相同列中的每第8個像素共享同一adm單元112，如在圖2中可見，所圖解說明列的第2個及第9個像素是由同一adm單元112讀出。如在圖2中所展示，adm芯片113包含多個adm單元112。如下文結合圖3進一步描述，每一adm單元112可包含于多個讀出電路131中的一者中，所述多個讀出電路包含于讀出電路陣列130中。在一些實施例中，adm單元112可與讀出電路130分離但仍包含于asic裸片180中。

圖3是圖解說明根據本發(fā)明的一個實施例的包含于圖1中的讀出電路陣列130中的所述多個讀出電路131中的一者的細節(jié)的框圖。如在圖3中所展示，讀出電路131可包含掃描電路310及adm單元112，所述adm單元為包含模/數轉換器(adc)電路320及存儲器單元330的單元瓦片。掃描電路310還可包含放大電路、選擇電路(例如，多路復用器)等以沿著讀出位線160一次讀出一行圖像數據或可使用多種其它技術來讀出圖像數據，例如串行讀出或同時全并行讀出所有像素。在一個實施例中，讀出電路陣列130從像素陣列105讀出圖像數據。掃描電路310獲取圖像數據。adc電路320可將來自掃描電路310的圖像數據中的每一者從模擬轉換成數字。舉例來說，包含于讀出電路中的adc電路320可分別將圖像幀的圖像數據從模擬轉換成數字以獲得adc輸出。在一個實例中，讀出電路陣列130中的所述多個讀出電路131中的每一者還可包含形成于asic裸片180上的加法器。讀出電路陣列130可讀出布置于像素裸片170的相同行中的像素子陣列110。舉例來說，如在圖2中可見，構成像素子陣列110的八個像素可由其相應adm單元112并行讀出，且同時，來自像素子陣列1101到1107的像素111可在像素子陣列110通過其相應adm單元112讀出時同時讀出。布置于相同行中的像素111可耦合到布置于相同adm陣列114中的adm單元112。屬于相同像素群組的像素111可由同一adm單元112讀出。

包含存儲器(例如靜態(tài)隨機存取存儲器(sram)或動態(tài)隨機存取存儲器(dram))的存儲器單元330可存儲來自adc電路320的adc輸出。返回參考圖1，在一個實施例中，功能邏輯140處理adc輸出以產生最終adc輸出。在一個實施例中，邏輯電路(未展示)可控制讀出電路130且將圖像數據輸出到功能邏輯140。功能邏輯140可僅存儲圖像數據或甚至通過應用后圖像效應(例如修剪、旋轉、移除紅眼、調整亮度、調整對比度或以其它方式)來操縱圖像數據。

在圖1中，控制電路120耦合到像素陣列105以控制像素陣列105的操作特性。在一個實例中，控制電路120經耦合以產生用于控制每一像素單元的圖像獲取的全局快門信號。在所述實例中，全局快門信號同時啟用像素陣列105的所有像素子陣列110內的特定像素單元以在單個獲取窗期間從所述像素單元的相應光檢測器同時轉移圖像電荷。

在一個實例中，在像素子陣列110中的像素單元中的每一者已獲取或捕獲其圖像數據或圖像電荷之后，由讀出電路陣列130通過位線160的位線讀出圖像數據。在圖4中圖解說明根據本發(fā)明的第一實施例的圖1中的圖像傳感器100中的位線(或連接體)及adm芯片113的細節(jié)。如上文所討論，位線160通過像素陣列105的像素區(qū)域。換句話說，位線160不在adm邊界處分離。像素陣列105的每一像素列包含一定數目個位線160。在一個實施例中，耦合到每一像素列的位線160的數目大于2。在一些實施例中，耦合到每一像素列的位線160的數目等于讀出電路130中的adm單元的數目。舉例來說在圖4中，位線160的數目為8個以對應于在adm芯片113中垂直排列的八個adm單元112。像素陣列105中的相鄰像素可因此周期性地耦合到不同adm單元112。在圖4中所展示的實例中，每像素列具有8個位線致使每第八個像素耦合到相同位線。舉例來說，像素0、8、16及24可耦合到第一位線(例如，位線1)而像素1、9、17及25可耦合到第二位線(例如，位線2)。如在圖4中所展示，讀出電路130中的掃描電路310可執(zhí)行對像素陣列105的單個連續(xù)掃描。

通過具有耦合到像素陣列105中的每一像素列的多個位線，包含于像素子陣列110中的像素111及相關adm單元112并不置于芯片(例如，堆疊式圖像傳感器100)上的相同位置處，如在圖2中所展示。像素群組109與adm單元112中的存儲器單元330之間的映射為不同的，這是因為相同像素群組109的像素111及對應adm單元112并不位于對應讀出電路上方。在此實施例中，在adc邊界處，來自現有技術圖像傳感器的塊噪聲消失。

圖5a到5b圖解說明根據本發(fā)明的第二實施例的圖1中的圖像傳感器100的細節(jié)(圖5a)及根據本發(fā)明的第二實施例的圖1中的圖像傳感器100中的adm芯片113的細節(jié)(圖5b)。在圖5a中的圖像傳感器100的實施例中，可在像素裸片170及耦合到其的adm芯片113的邊緣處包含功能邏輯140或者輸入/輸出或i/o。如在圖5b中所展示，邏輯電路可包含于adm芯片113中，這是因為adc電路不需要占據全部像素區(qū)域(其中在每一像素列中包含有多個位線160)。圖6圖解說明根據本發(fā)明的第三實施例的圖1中的圖像傳感器的細節(jié)。在圖6中，圖像傳感器100為三晶片堆疊，其中邏輯電路包含于耦合到adm芯片113及像素裸片170的邏輯芯片115上。

此外，本發(fā)明的以下實施例可描述為過程，所述過程通常描繪為流程圖表、流程圖、結構圖或框圖。盡管流程圖表可將操作描述為循序過程，但可并行或同時執(zhí)行操作中的許多操作。另外，可重新布置操作的次序。過程在其操作完成時終止。過程可對應于方法、程序等。

圖7是展示根據本發(fā)明的一個實施例的用于實施高速滾動圖像傳感器的實例性過程的流程圖表。方法700在方框710處通過由像素陣列捕獲圖像數據開始。像素陣列可安置于第一半導體裸片中。像素陣列被分割成多個像素子陣列(psa)。所述多個像素子陣列中的每一者包含多個像素。像素陣列也可包含多個像素群組，所述多個像素群組包含為非連續(xù)、非重疊且相異的多個像素。在一個實施例中，來自不同psa的像素包含于相同像素群組中。在方框720處，安置于第二半導體裸片中的讀出電路經由多個導體從像素陣列獲取圖像數據。像素群組中的每一者耦合到分別包含于讀出電路中的多個模/數轉換器與存儲器單元瓦片(adm)中的對應一者。多個導體可將像素陣列耦合到讀出電路。在一個實施例中，所述多個導體包含針對像素陣列的每列存在的一定數目個導體。在一個實施例中，針對像素陣列的每列存在的導體的數目等于psa中的每一者中布置于同一列中的像素的數目。在一個實施例中，針對像素陣列的每列存在的導體的數目等于adm的數目。在方框730處，分別包含于讀出電路中的多個模/數轉換器(adc)電路將來自像素群組的圖像數據從模擬轉換成數字以獲得adc輸出。在方框740處，將來自adc電路中的每一者的adc輸出分別存儲于存儲器單元中。在一個實施例中，多個adm分別包含存儲器單元。在一個實施例中，adc電路及存儲器單元經組合以形成adm單元，所述adm單元為包含于adm裸片中的單元瓦片。

圖8圖解說明根據本發(fā)明的第二實施例的圖1中的圖像傳感器的細節(jié)，所述圖像傳感器包含實例性像素陣列105(其包含于像素芯片170上)及耦合到像素芯片170的實例性adm芯片113。像素子陣列110的像素111各自耦合到其自身的讀出電路，所述讀出電路可包含為包含于讀出電路130中的多個讀出電路中的一者，讀出電路130形成于與像素裸片170堆疊在一起且耦合到像素裸片170的asic裸片180上。運用多個讀出電路，布置于相同行中的像素子陣列可并行讀出，從而減小像素陣列105的讀出時間。在一個實施例中，單個讀出電路包含模/數轉換器與存儲器單元瓦片(adm)。因此，包含于讀出電路130中的讀出電路分別包含adm。

如在圖8中所展示，像素子陣列110包括四個像素111。在此實例中，像素子陣列110中的所述多個像素111中的每一者耦合到adm芯片113中的其自身相關聯adm單元112。在所圖解說明實例中，像素子陣列110布置成4×1布置，使得相同列中的每第4個像素共享同一adm單元112。如在圖8中可見，所圖解說明列的第1個及第5個像素是由同一adm單元112讀出。屬于同一像素群組109的像素111(例如，同一列中的每第4個像素)是由同一adm單元112讀出。在圖8中屬于同一像素群組109的像素111為非連續(xù)、非重疊且相異的。如在圖8中所展示，adm芯片113包含多個adm單元112。如先前結合圖3所描述，每一adm單元112可包含于多個讀出電路131中的一者中，所述多個讀出電路包含于讀出電路陣列130中。在一些實施例中，adm單元112可與讀出電路130分離但仍包含于asic裸片180中。讀出電路陣列130可讀出布置于像素裸片170的相同行中的像素子陣列110。舉例來說，如在圖8中可見，構成像素子陣列110的四個像素可由其相應adm單元112并行讀出，且來自其它像素子陣列110的像素111可在像素子陣列110通過其相應adm單元112讀出時同時讀出。包含于相同像素群組109中的像素111可由同一adm單元112讀出。

在本發(fā)明的第二實施例中，如在圖8中可見，耦合到像素陣列105的每一像素列的位線160的數目為四個，此對應于在adm芯片113中垂直排列的四個adm單元112。像素陣列105中的相鄰像素可因此周期性地耦合到不同adm單元112。在圖8中所展示的實例中，每像素子陣列110具有4個位線致使每第四個像素耦合到相同位線。在此實例中，針對像素陣列105的每列存在的導體的數目對應于像素子陣列110中布置于同一列中的像素111的數目(例如，m＝2)。

圖9圖解說明根據本發(fā)明的第三實施例的圖1中的圖像傳感器的細節(jié)，所述圖像傳感器包含實例性像素陣列105(其包含于像素芯片170上)及耦合到像素芯片170的實例性adm芯片113。在本發(fā)明的此實施例中，每一像素子陣列110包括六個像素111。像素子陣列110中的所述多個像素111中的每一者耦合到adm芯片113中的其自身相關聯adm單元。在所圖解說明實例中，像素子陣列110布置成2×3布置，使得相同列中的每第3個像素共享同一adm單元112，如在圖9中可見。屬于相同像素群組109的像素111是由同一adm單元112讀出。屬于同一像素群組109的像素111(例如，同一列中的每第3個像素)為非連續(xù)、非重疊且相異的。

如在圖9中所展示，adm芯片113包含多個adm單元112。如先前結合圖3所描述，每一adm單元112可包含于多個讀出電路131中的一者中，所述多個讀出電路包含于讀出電路陣列130中。在一些實施例中，adm單元112可與讀出電路130分離但仍包含于asic裸片180中。讀出電路陣列130可讀出布置于像素裸片170的相同行中的像素子陣列110。舉例來說，如在圖9中可見，像素子陣列110中布置于同一行中的像素111可由其相應adm單元112并行讀出，且來自其它像素子陣列110的布置于同一行中的像素111也可在像素子陣列110通過其相應adm單元112讀出時同時讀出。包含于同一像素群組109中的像素111可由同一adm單元112讀出。如在圖9中所展示，adm芯片113包含多個adm列，所述多個adm列包含adm單元112。每一adm列包含一定數目個adm單元112，所述數目等于包含于每一像素子陣列110中的像素111的數目。在此實施例中，每一adm列包含6個adm單元112。在此實施例中，針對像素陣列105的每列存在的導體的數目對應于像素子陣列110中布置于同一列中的像素111的數目(例如，m＝3)。在此實施例中，耦合到2×3像素子陣列的導體的數目為6個且針對像素陣列105的每列存在的導體的數目為3個。

應理解，像素子陣列110可配置成任何n列×m行單元構造。在一個實施例中，n或m中的至少一者為大于1的整數。在一個實施例中，n及m為大于1的整數。在一個實施例中，包含于像素子陣列中的像素111的數目對應于adm單元112的數目。在此實施例中，每一像素群組109包含來自每一像素子陣列110的一個像素111，使得像素群組109的數目等于每一像素子陣列110中的像素111的數目。每一像素群組109耦合到對應adm單元112。在一個實施例中，每列的位線的數目等于像素子陣列110中布置于同一列中的像素111的數目(例如，m個像素)。舉例來說，在其中像素子陣列110為4×3布置的一個實施例中，將存在耦合到像素子陣列110的12個連接體及針對像素陣列105的每列存在的3個連接體(或位線)(例如，像素子陣列中處于同一列中的3個像素111)。在其中n等于1的實施例中，每列的位線的數目等于adm單元112的數目，所述數目等于像素子陣列110中的像素111的數目。

就計算機軟件及硬件方面來描述上文所解釋的過程。所描述的技術可構成體現于機器(例如，計算機)可讀存儲媒體內的機器可執(zhí)行指令，所述機器可執(zhí)行指令在由機器執(zhí)行時將致使所述機器執(zhí)行所描述的操作。另外，所述過程可體現在硬件內，例如專用集成電路(“asic”)或類似物。

包含發(fā)明摘要中所描述內容的本發(fā)明的所圖解說明實例的以上說明并不打算為窮盡性的或限制于所揭示的精確形式。雖然出于說明性目的而在本文中描述本發(fā)明的特定實施例及實例，但可在不背離本發(fā)明的較寬廣精神及范圍的情況下做出各種等效修改。

可鑒于以上詳細說明而對本發(fā)明的實例做出這些修改。所附權利要求書中所使用的術語不應理解為將本發(fā)明限制于說明書及權利要求書中所揭示的特定實施例。相反，所述范圍將完全由所附權利要求書來確定，權利要求書將根據所創(chuàng)建的權利要求解釋原則來加以理解。因此，本說明書及各圖應視為說明性的而非限制性的。