本發(fā)明涉及一種用于HDMI接口的測試裝置，同時涉及應(yīng)用該測試裝置的測試方法，屬于集成電路測試技術(shù)領(lǐng)域。

背景技術(shù)：

隨著數(shù)字化高清視頻、音頻信號的迅猛發(fā)展，高清晰數(shù)字多媒體接口(HDMI)開始廣泛使用。HDMI是一種數(shù)字化視頻/音頻接口技術(shù)，是適合影像傳輸?shù)膶Ｓ眯蛿?shù)字化接口，其可同時傳送音頻和影像信號，最高數(shù)據(jù)傳輸速度為4.5Gb/s，同時無需在信號傳送前進行數(shù)/模或者模/數(shù)轉(zhuǎn)換。自頒布HDMI標準時起，HDMI已被大量設(shè)備制造商采用，每年有數(shù)以億計的HDMI設(shè)備投放市場。

視頻處理芯片技術(shù)作為數(shù)字監(jiān)控的動力之源，具備HDMI接口的芯片，特別是以SoC為代表的單片系統(tǒng)憑借耗電量低、體積小、低成本等優(yōu)勢，在數(shù)字應(yīng)用領(lǐng)域格外活躍。

為保證HDMI可靠，需要測試設(shè)備能夠接收HDMI的數(shù)據(jù)流并驗證其準確性，因此數(shù)據(jù)輸出端口功能測試非常重要。在12bit模式下，數(shù)據(jù)傳輸率是225MHz，3條數(shù)據(jù)通道的數(shù)據(jù)傳輸率是2.25Gb/s；為完成HDMI測試，必須解決被測器件最高達2.25Gb/s的測試，但目前主流的常規(guī)配置集成電路自動測試系統(tǒng)(ATE)最高測試速率一般都在1Gb/s以下，因此無法直接測試芯片的HDMI信號。

為解決現(xiàn)有問題，在申請?zhí)枮?01610464157.9的中國專利申請中公開了一種HDMI高速信號測試夾具及測試方法。該技術(shù)方案包括HDMI公頭、TMDS高速信號的端接上拉及阻抗控制、低速信號設(shè)計，測試源端設(shè)備HDMI高速信號時，將測試夾具HDMI公頭插入源端設(shè)備的HDMI母座，在夾具上裸露的TMDS走線末端采用通用的高端寬點測探頭或焊接探頭，即可實現(xiàn)HDMI高速信號測試，大大降低了測試成本，且操作簡單便捷，給測試帶來了極大的便利。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)的不足，本發(fā)明所要解決的首要技術(shù)問題在于提供一種用于HDMI接口的測試裝置；

本發(fā)明所要解決的另一技術(shù)問題在于提供一種應(yīng)用該測試裝置的測試方法。

為實現(xiàn)上述發(fā)明目的，本發(fā)明采用下述的技術(shù)方案：

一種用于HDMI接口的測試裝置，包括解碼模塊、功能測試模塊、邏輯判斷模塊和集成電路測試儀；

其中，所述邏輯判斷模塊分別與所述解碼模塊、所述功能測試模塊和所述集成電路測試儀相連接，用于對其他模塊進行控制、邏輯分析、通信與監(jiān)測；

所述解碼模塊用于將接收的HDMI信號解碼成低速信號，并將所述低速信號發(fā)送到所述功能測試模塊進行測試。

其中較優(yōu)地，所述功能測試模塊包括鎖相環(huán)高速信號產(chǎn)生器、數(shù)據(jù)分配電路、模式選擇電路、校驗電路和比較電路；

其中，所述數(shù)據(jù)分配電路連接所述模式選擇電路，所述模式選擇電路的輸出端連接所述校驗電路，所述校驗電路輸出端連接所述比較電路。

其中較優(yōu)地，所述鎖相環(huán)高速信號產(chǎn)生器用以產(chǎn)生高速時鐘，連接解碼模塊，用于給解碼模塊發(fā)送時鐘信號。

其中較優(yōu)地，所述模式選擇電路為1個2選1電路和1個4路輸出選擇器，分別用于選擇校驗?zāi)Ｊ胶托ｒ炌ǖ罃?shù)。

其中較優(yōu)地，所述校驗電路包含3路奇偶校驗校驗或循環(huán)冗余校驗，由所述模式選擇電路確定校驗電路的類型。

其中較優(yōu)地，所述比較電路用于將校驗電路傳輸?shù)妮敵鲋蹬c預(yù)先保存在結(jié)果存儲器中的理論值進行比較，并將比較結(jié)果傳輸?shù)剿鲞壿嬇袛嗄K。

其中較優(yōu)地，所述集成電路測試儀通過測試通道接收比較電路和邏輯判斷模塊的輸出結(jié)果；

所述集成電路測試儀通過電源和控制通道與解碼模塊連接，進行所述解碼模塊內(nèi)部寄存器的測試；

所述集成電路測試儀與所述功能測試模塊連接，進行功能測試模塊中各電路的初始化操作。

其中較優(yōu)地，所述邏輯判斷模塊通過串行總線連接解碼模塊，完成對所述解碼模塊寄存器的配置；

所述邏輯判斷模塊與所述集成電路測試儀相連，接收所述集成電路測試儀的指令，并對所述指令進行解碼；

所述邏輯判斷模塊與所述功能測試模塊相連接，完成對校驗電路的配置和對測試結(jié)果的判斷。

一種用于HDMI接口的測試方法，采用上述用于HDMI接口的測試裝置實現(xiàn)，包括如下步驟：

S1，從集成電路測試儀中獲取配置測試碼，按照指定時序為解碼模塊設(shè)置寄存器；

S2，當(dāng)解碼模塊寄存器設(shè)置正常時，邏輯判斷模塊產(chǎn)生測試數(shù)據(jù)；

S3，當(dāng)邏輯判斷模塊接收到啟動測試碼時，將測試數(shù)據(jù)發(fā)送到被測器件，所述被測器件將產(chǎn)生的HDMI信號發(fā)送到解碼模塊，所述解碼模塊將HDMI信號解碼成低速信號；

S4，解碼模塊將解碼的低速信號發(fā)送到功能測試模塊，進行測試操作，并將產(chǎn)生的結(jié)果與預(yù)存的理論運行結(jié)果進行比較，得出測試結(jié)果。

其中較優(yōu)地，在步驟S4中，所述將產(chǎn)生的結(jié)果與預(yù)存的理論運行結(jié)果進行比較，得出測試結(jié)果，進一步包括如下步驟：

S41，當(dāng)校驗電路未能按時發(fā)送校驗完成信號時，比較電路將測試完成信號置低，發(fā)送給集成電路測試儀，測試失?。?/p>

S42，當(dāng)校驗電路按時發(fā)送校驗完成信號時，將各路校驗電路的輸出值與預(yù)存的理論運行結(jié)果進行比較，當(dāng)二者不同時，啟動內(nèi)部計數(shù)器完成加1操作。

S43，重復(fù)步驟S42，直至解碼的低速信號全部操作完成，將內(nèi)部計數(shù)器計數(shù)值發(fā)送到邏輯判斷模塊；

S44，邏輯判斷模塊將內(nèi)部計數(shù)器計數(shù)值與給定的容差值進行比較，當(dāng)內(nèi)部計數(shù)器計數(shù)值小于容差值時，將測試成功的信息發(fā)送給集成電路測試儀；當(dāng)內(nèi)部計數(shù)器計數(shù)值大于等于容差值時，將比較電路將內(nèi)部計數(shù)器計數(shù)值以及測試失敗的信息返回給集成電路測試儀。

本發(fā)明所提供的用于HDMI接口的測試裝置及測試方法，通過設(shè)置專門的解碼模塊，將高速的HDMI信號解碼為低速信號，按照預(yù)設(shè)要求將解碼出的信號進行校驗和比較，并將比較結(jié)果送到集成電路測試儀(簡稱ATE)處理。該方法在高速信號測試中降低了ATE的負擔(dān)，使ATE只需完成與被測芯片接口通信和輔助模塊管理功能，所有其他測試均由本方案提出的電路產(chǎn)生，具有信號實時測試的特性，速度快，可靠性高，解決了HDMI高速信號測試的難題，測試穩(wěn)定可靠，測試效率較高。

附圖說明

圖1為本發(fā)明所提供的所述用于HDMI接口的測試裝置的結(jié)構(gòu)示意圖；

圖2為本發(fā)明所提供的實施例中，采用循環(huán)移位產(chǎn)生測試數(shù)據(jù)的流程圖；

圖3為本發(fā)明所提供的實施例中，解碼模塊與功能測試碼模塊連接的結(jié)構(gòu)示意圖；

圖4為本發(fā)明所提供的實施例中，比較電路的數(shù)據(jù)處理流程圖；

圖5為本發(fā)明所提供的所述用于HDMI接口的測試方法的流程圖。

具體實施方式

下面結(jié)合附圖和具體實施例對本發(fā)明的技術(shù)內(nèi)容進行詳細具體的說明。

總體而言，本發(fā)明所提供的用于HDMI接口的測試裝置是一種獨立測試模塊與集成電路測試儀結(jié)合的快速測試裝置。該測試裝置由解碼模塊、功能測試模塊、邏輯判斷模塊、集成電路測試儀(ATE)四部分構(gòu)成，可測試HDMI接口的功能及電參數(shù)。

該測試裝置中數(shù)字集成電路測試儀與邏輯判斷模塊交換發(fā)送控制信號，解碼模塊和功能測試模塊完成對測試信號分析、處理，再將結(jié)果返回給集成電路測試儀做后續(xù)處理，由集成電路測試儀輔助完成電參數(shù)測試、時間特性(如頻率)測試等功能。

在本發(fā)明所提供的用于HDMI接口的測試裝置中，應(yīng)用解碼模塊、功能測試模塊、邏輯判斷模塊，搭載在測試板上嵌入ATE，只需要ATE提供必要的電源、相應(yīng)的控制信號，就可以完成HDMI芯片的測試。

其中，解碼模塊的作用是將被測HDMI芯片(被測器件)輸出的RGB視頻數(shù)據(jù)數(shù)字信號(HDMI信號)，有效的轉(zhuǎn)換接收并提供標準或高清格式，選取24位RGB作為解碼出的低速信號傳送到功能測試模塊。邏輯判斷模塊與ATE相連，負責(zé)對ATE輸出的命令譯碼，并根據(jù)譯碼信息，按要求配置解碼模塊的內(nèi)部寄存器，并負責(zé)啟動解碼模塊初始化操作。解碼模塊收到邏輯判斷模塊發(fā)送的信息后完成數(shù)據(jù)解碼并將解碼產(chǎn)生的低速信號發(fā)送到功能測試模塊的接口上。功能測試模塊實現(xiàn)對所述解碼模塊產(chǎn)生的信號分配、校驗和比較，其內(nèi)部多路選擇模塊(模式選擇模塊)可選擇校驗及比較的方式，功能測試模塊事先將正確的校驗結(jié)果存儲到其內(nèi)部的結(jié)果存儲器中，用于比較使用。完成數(shù)據(jù)比較后功能測試模塊將比較結(jié)果發(fā)送給邏輯判斷模塊，并最終傳給ATE。

本發(fā)明根據(jù)被測HDMI芯片的結(jié)構(gòu)特點，設(shè)計開發(fā)了以芯片解碼和校驗為核心的一些測試模塊，將這些模塊嵌入到集成電路測試儀中，實現(xiàn)了二者有效通信，可完成較完整的功能和直流參數(shù)測試。使用本方法穩(wěn)定可靠，測試效率較高。下面對用于HDMI接口的測試裝置的各個模塊進行詳細說明。

如圖1所示，本發(fā)明所提供的用于HDMI接口的測試裝置，包括解碼模塊、功能測試模塊、邏輯判斷模塊和集成電路測試儀。其中，邏輯判斷模塊分別與解碼模塊、功能測試模塊和集成電路測試儀相連接，用于對其他模塊進行控制、邏輯分析、通信與監(jiān)測。

其中，解碼模塊與被測HDMI芯片的連接信號為1組或2組HDMI信號。解碼模塊可有效的接收HDMI數(shù)據(jù)(HDMI信號)，轉(zhuǎn)換并提供標準或高清的RGB格式，將輸入的HDMI信號轉(zhuǎn)為24位RGB 4:4:4，解碼出的低速信號傳送到功能測試模塊。

解碼模塊的信號輸入端與被測器件相連，HDMI電纜和連接器包括四個差分對組成TMDS(Transition-minimized differential signaling，即最小化傳輸差分信號)數(shù)據(jù)和時鐘通道，用來傳輸視頻、音頻和輔助數(shù)據(jù)。此外，HDMI芯片帶有一個VESADDC通道。該通道用來在發(fā)送端和接收端之間進行結(jié)構(gòu)以及狀態(tài)交換。可選擇的CEC協(xié)議，提供一個用戶環(huán)境中各種不同的視聽產(chǎn)品之間的高級控制功能。

被測器件接收的測試數(shù)據(jù)由邏輯判斷模塊的FPGA(Field－Programmable Gate Array，即現(xiàn)場可編程門陣列)生成，為了有效保障傳輸?shù)臏y試數(shù)據(jù)在“0”位和“1”位相互干擾的前提下，測試數(shù)據(jù)傳輸依然有效。該組測試數(shù)據(jù)為特殊數(shù)據(jù)，包括0xAAAAAA,0x555555,0,0xFFFFFF，0x0及由0x1的最低位向左依次移位M(M為大于1小于24的自然數(shù))產(chǎn)生的24位數(shù)字組成，其循環(huán)移位具體計數(shù)邏輯由圖2所示，該算法由功能模塊由所在的FPGA內(nèi)部產(chǎn)生。最右端的1依次向左移動M位，M從1開始逐一遞增，直至增至24，最右端(最低位)的1移至最左端(最高位)，循環(huán)移位結(jié)束。數(shù)據(jù)發(fā)送中每個數(shù)據(jù)占用一幀數(shù)據(jù)的1/8行，該數(shù)據(jù)循環(huán)發(fā)出，直到發(fā)送結(jié)束。

被測器件接收測試數(shù)據(jù)之后，將HDMI信號傳輸?shù)浇獯a模塊。解碼模塊將HDMI信號解碼成低速信號。解碼模塊的輸出信號如圖3所示，包括水平數(shù)據(jù)輸入HSYNC，垂直數(shù)據(jù)輸入VSYNC、時鐘ODCK，數(shù)據(jù)使能DE，及36位數(shù)據(jù)線Q管腳。

解碼模塊設(shè)置為24bit的4:4:4格式，將24位解碼出的RGB數(shù)據(jù)發(fā)送給功能測試模塊。解碼模塊與功能模塊連接信號包括芯片使能信號、同步控制信號、時鐘信號及并行數(shù)據(jù)信號。

功能測試模塊可由FPGA產(chǎn)生，用以實現(xiàn)對信號的校驗和比較。功能測試模塊包括鎖相環(huán)高速信號產(chǎn)生器、數(shù)據(jù)分配電路、模式選擇電路、校驗電路、比較電路。其中，鎖相環(huán)高速信號產(chǎn)生器用以產(chǎn)生高速時鐘，連接解碼模塊，用于給解碼模塊發(fā)送時鐘信號，匹配解碼模塊的時鐘。鎖相環(huán)高速信號產(chǎn)生器由普通頻率振蕩器作為輸入，經(jīng)過FPGA等器件或?qū)Ｓ面i相環(huán)電路產(chǎn)生頻率已知的高速信號，其頻率值可由鎖相環(huán)事先設(shè)定。

數(shù)據(jù)分配電路用以接收解碼模塊發(fā)送的芯片使能信號、同步控制信號及并行數(shù)據(jù)信號。功能測試模塊收到由解碼模塊輸入的數(shù)據(jù)后，由內(nèi)部的數(shù)據(jù)分配電路采用24bit的4:4:4格式，將24位解碼出的RGB數(shù)據(jù)以8位為一組的方式傳輸給模式選擇電路，其解碼出的R、G、B數(shù)據(jù)中R[7:0]G[7:0]和B[7:0]各占8位。該數(shù)據(jù)同時送入多路選擇電路。

模式選擇電路(多路選擇電路)為1個2選1電路和1個4路輸出選擇器，分別用于選擇校驗?zāi)Ｊ胶托ｒ炌ǖ罃?shù)。模式選擇電路以測試模式選擇位為輸入端，包括2選1電路和4路輸出選擇器，其中2選1電路決定校驗方式，測試模式選擇根據(jù)需要可使用奇偶校驗和循環(huán)冗余校驗兩種校驗?zāi)Ｊ剑?路輸出選擇器可選擇對R、G、B的某一路或幾路共同校驗，當(dāng)模式選擇位為0，校驗R[7:0]；當(dāng)模式選擇位為1，校驗G[7:0]；當(dāng)模式選擇位為2，校驗B[7:0]；當(dāng)模式選擇位為3，校驗全部3路。

模式選擇電路的輸出端連接校驗電路，校驗電路包含3路奇偶校驗校驗或循環(huán)冗余校驗，由多路選擇電路選擇使用以上哪種校驗電路。

校驗電路在收到模式選擇電路發(fā)送的數(shù)據(jù)后立刻進行奇偶校驗或循環(huán)冗余校驗，所有校驗操作均在校驗電路的FPGA內(nèi)部完成。校驗完畢后輸出完成信號和校驗值，通過比較使能信號通知后續(xù)的比較電路進行比較。

校驗電路輸出端連接比較電路。比較電路框圖如圖4所示，比較電路與FPGA結(jié)果存儲器相連，該存儲器內(nèi)存有事先計算好的校驗信息，比較電路用于將接收的各校驗電路的輸出值與預(yù)先保存在結(jié)果存儲器中的理論值進行比較，如二者不同則啟動內(nèi)部計數(shù)器完成加1操作，若校驗電路未能發(fā)送校驗完成信號，比較電路將測試完成信號置低，發(fā)送給ATE，結(jié)束此次測試。測試結(jié)果用n位指示(n為自然數(shù))，記錄失效點數(shù)計數(shù)等信息。除此之外，比較電路還與邏輯判斷模塊相連接，用于將輸出結(jié)果傳送給邏輯判斷模塊，關(guān)于比較電路與邏輯判斷模塊之間的信號傳輸在后續(xù)進行詳細的描述。

ATE作為芯片功能測試、直流參數(shù)測試和流程管理基本設(shè)備。ATE由程控電源單元、精密電壓電流測量單元、高速圖形發(fā)生單元、管腳電路單元和外部接口單元組成。程控電源單元為待測器件提供電壓源，高速圖形產(chǎn)生單元根據(jù)需要發(fā)出制定速率測試圖形，管腳電路單元用于提供激勵向量和接受響應(yīng)向量，精密電壓電流測量單元可以根據(jù)被測器件及解碼模塊的需要提供修調(diào)所需的電壓源，外部接口精密電壓電流測量單元可以通過對繼電器矩陣控制實現(xiàn)電源的開關(guān)。在本發(fā)明所提供的實施例中，采用的ATE可以為BC3192集成電路測試儀。

ATE內(nèi)部通過VXI總線將各個測試子板連接到一起，由ATE將測試命令通過VXI總線傳給邏輯判斷模塊，ATE可以通過測試通道接收比較電路和邏輯判斷模塊的輸出結(jié)果。在本發(fā)明中，ATE提至少具備128路測試通道及16路電源，完成控制信號發(fā)送和測試結(jié)果接收。ATE通過電源和控制通道與解碼模塊連接。ATE同時與被測器件相連，被測器件的HDMI數(shù)據(jù)發(fā)送端口與解碼模塊直接相連，根據(jù)邏輯判斷模塊發(fā)送測試的指令，向解碼模塊發(fā)送HDMI信號。ATE還通過串口、GPIO口等端口和被測器件相連，實現(xiàn)被測器件內(nèi)部指令存儲器、寄存器的測試。ATE通過向功能測試模塊發(fā)送RESET信號使其完成初始化操作，包括比較電路初始化，使其內(nèi)部錯誤狀態(tài)計數(shù)值置0；ATE通過向解碼模塊發(fā)送RESET信號使解碼模塊內(nèi)部寄存器為初始值。

邏輯判斷模塊可由FPGA產(chǎn)生。主要完成控制、邏輯分析、通信與監(jiān)測。邏輯判斷模塊通過串行總線(I2C總線)連接解碼模塊，完成對解碼模塊寄存器配置；該邏輯判斷模塊對ATE輸入的命令解碼，負責(zé)配置解碼模塊的內(nèi)部寄存器，配置信息事先存在其內(nèi)部。邏輯判斷模塊還與功能測試模塊和ATE相連接，完成對校驗電路的配置和對測試結(jié)果的判斷和處理。

其中，邏輯判斷模塊負責(zé)接收ATE的指令，并根據(jù)指令向解碼模塊發(fā)送配置數(shù)據(jù)。由ATE將測試指令通過VXI總線傳給邏輯判斷模塊，該指令經(jīng)邏輯判斷模塊翻譯，以16位2進制數(shù)的方式出現(xiàn)。該邏輯判斷模塊將輸入指令碼與預(yù)先存儲的指令碼比較，如果二者一致，則按照該邏輯判斷模塊內(nèi)部預(yù)存的數(shù)據(jù)依次配置解碼模塊的寄存器，配置管腳以串口方式連接。

在本發(fā)明中，邏輯判斷模塊嵌入在FPGA中，主要完成控制、邏輯分析、通信與監(jiān)測。在該邏輯判斷模塊內(nèi)部設(shè)有一個8bit的失效點數(shù)計數(shù)器，用于統(tǒng)計功能測試模塊的比較電路發(fā)送的出錯的點數(shù)目，出錯計數(shù)范圍是0-255。邏輯判斷模塊還設(shè)有容差值，容差值共n位，由ATE通過測試通道提供，對出錯點數(shù)小于容差值的錯誤，表示測試誤差在容忍范圍內(nèi)部，測試通過，僅將比較電路的測試完成信號置為高；如果超過容差值時即可跳出判斷操作，將比較電路的完成信號置為低，并通知比較電路將失效點數(shù)計數(shù)器的計數(shù)值直接返回給ATE。

ATE在接收到失效點計數(shù)值和測試結(jié)束標識后，即完成HDMI功能測試，開啟ATE的程控電源單元等單元，實現(xiàn)對被測芯片的交流及直流參數(shù)測試。

圖5所示是本發(fā)明提供的用于HDMI接口的測試方法的流程圖，具體包括如下步驟：

S1，從ATE中獲取配置測試碼(測試碼A)，按照指定時序為解碼模塊設(shè)置寄存器。

測試開始后，ATE通過VXI總線為邏輯判斷模塊發(fā)送16位測試碼A；邏輯判斷模塊收到測試碼A后按照指定時序為解碼模塊設(shè)置寄存器。解碼模塊完成復(fù)位后，對其工作頻率、工作模式、路徑等靜態(tài)參數(shù)進行配置。

S2，當(dāng)解碼模塊寄存器設(shè)置正常時，邏輯判斷模塊產(chǎn)生測試數(shù)據(jù)。

按照指定時序為解碼模塊設(shè)置寄存器完成之后，解碼模塊生成結(jié)束標志(附加控制信息)，解碼模塊將結(jié)束標志發(fā)送給邏輯判斷模塊，經(jīng)邏輯判斷模塊將該信息返回給ATE；ATE查看信息狀態(tài)是否正確，如果信息狀態(tài)正確則啟動邏輯判斷模塊產(chǎn)生測試數(shù)據(jù)。如果數(shù)據(jù)準備正常，由邏輯判斷模塊發(fā)出完成標識碼給ATE，并等待ATE的反饋信息。

S3，當(dāng)邏輯判斷模塊接收到啟動測試碼(測試碼B)時，將測試數(shù)據(jù)發(fā)送到被測器件，被測器件將產(chǎn)生的HDMI信號發(fā)送到解碼模塊，解碼模塊將HDMI信號解碼成低速信號。

當(dāng)ATE收到的完成標識碼正確時，啟動ATE發(fā)出16位測試碼B，邏輯判斷模塊發(fā)送待傳輸?shù)臏y試數(shù)據(jù)給被測器件，被測器件接收測試數(shù)據(jù)，將產(chǎn)生的HDMI信號發(fā)送到解碼模塊，解碼模塊將接收的HDMI信號解碼成低速信號。在本發(fā)明所提供的實施例中，解碼模塊將被測HDMI芯片輸出的RGB視頻數(shù)據(jù)數(shù)字信號(HDMI信號)，有效的轉(zhuǎn)換接收并提供標準或高清格式，選取24位RGB作為解碼出的數(shù)據(jù)傳送到功能測試模塊。

S4，解碼模塊將解碼的低速信號發(fā)送到功能測試模塊，進行測試操作，并將產(chǎn)生的結(jié)果與預(yù)存的理論運行結(jié)果進行比較，得出測試結(jié)果。

解碼模塊將解碼的低速信號發(fā)送到功能測試模塊的數(shù)據(jù)分配電路，由內(nèi)部的數(shù)據(jù)分配電路采用24bit的4:4:4格式，將24位解碼出的RGB數(shù)據(jù)以8位為一組的方式傳輸給模式選擇電路，其解碼出的R、G、B數(shù)據(jù)中R[7:0]G[7:0]和B[7:0]各占8位。該數(shù)據(jù)和測試數(shù)據(jù)同時送入模式選擇電路。

模式選擇電路為1個2選1電路和1個4路輸出選擇器，分別用于選擇校驗?zāi)Ｊ胶托ｒ炌ǖ罃?shù)。其中2選1電路決定校驗方式，測試模式選擇根據(jù)需要可使用奇偶校驗和循環(huán)冗余校驗兩種校驗?zāi)Ｊ剑?路輸出選擇器可選擇對R、G、B的某一路或幾路共同校驗，當(dāng)模式選擇位為0，校驗R[7:0]；當(dāng)模式選擇位為1，校驗G[7:0]；當(dāng)模式選擇位為2，校驗B[7:0]；當(dāng)模式選擇位為3，校驗全部3路。

模式選擇電路的輸出端連接校驗電路，校驗電路包含3路奇偶校驗校驗或循環(huán)冗余校驗，由多路選擇電路選擇使用以上哪種校驗電路。

校驗電路在收到模式選擇電路發(fā)送的數(shù)據(jù)后立刻進行奇偶校驗或循環(huán)冗余校驗，所有校驗操作均在校驗電路的FPGA內(nèi)部完成。校驗完畢后輸出完成信號和校驗值，通過比較使能信號通知后續(xù)的比較電路進行比較。

比較電路與FPGA結(jié)果存儲器相連，該存儲器內(nèi)存有事先計算好的校驗信息，比較電路用于將接收的各校驗電路的輸出值與預(yù)先保存在結(jié)果存儲器中的理論值進行比較，得出測試結(jié)果。其中，將產(chǎn)生的結(jié)果與預(yù)存的理論運行結(jié)果進行比較，得出測試結(jié)果，具體包括如下步驟：

S41，當(dāng)校驗電路未能按時發(fā)送校驗完成信號時，比較電路將測試完成信號置低，發(fā)送給ATE，測試失敗。

S42，當(dāng)校驗電路按時發(fā)送校驗完成信號時，將各路校驗電路的輸出值與預(yù)存的理論運行結(jié)果進行比較，當(dāng)二者不同時，啟動內(nèi)部計數(shù)器完成加1操作。

S43，重復(fù)步驟S42，直至解碼的低速信號全部操作完成，將內(nèi)部計數(shù)器計數(shù)值發(fā)送到邏輯判斷模塊。

S44，邏輯判斷模塊將內(nèi)部計數(shù)器計數(shù)值與ATE給定的容差值進行比較，當(dāng)內(nèi)部計數(shù)器計數(shù)值小于容差值時，表示測試誤差在容忍范圍內(nèi)部，測試通過，僅將比較電路的測試完成信號置為高，將測試成功的信息發(fā)送給ATE；當(dāng)內(nèi)部計數(shù)器計數(shù)值大于等于容差值時，即可跳出判斷操作，將比較電路的完成信號置為低，并通知比較電路將內(nèi)部計數(shù)器計數(shù)值直接返回給ATE。

綜上所述，本發(fā)明所提供的用于HDMI接口的測試裝置及方法，用于當(dāng)集成電路測試儀無法完成高速信號測試時，利用專門的解碼電路(解碼模塊)，將高速的HDMI信號解碼為低速信號，按照預(yù)設(shè)要求將解碼出的低速信號進行校驗和比較，并將比較結(jié)果送到集成電路測試儀(簡稱ATE)處理。該方法在高速信號測試中降低了ATE的負擔(dān)，使ATE只需完成與被測芯片接口通信和輔助模塊管理功能，所有其他測試均由本方案提出的電路產(chǎn)生，具有信號實時測試的特性，速度快，可靠性高。利用本發(fā)明所提供的用于HDMI接口的測試裝置及方法，解決了HDMI高速信號測試的難題，測試穩(wěn)定可靠，測試效率較高。

上面對本發(fā)明所提供的用于HDMI接口的測試裝置及測試方法進行了詳細的說明。對本領(lǐng)域的一般技術(shù)人員而言，在不背離本發(fā)明實質(zhì)精神的前提下對它所做的任何顯而易見的改動，都將構(gòu)成對本發(fā)明專利權(quán)的侵犯，將承擔(dān)相應(yīng)的法律責(zé)任。