本發(fā)明涉及地震勘探
技術(shù)領(lǐng)域：
，特別涉及一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器及傳輸方法。
背景技術(shù)：
：目前，在地震物理勘探領(lǐng)域中，最常用的儀器是地震儀，隨著地震儀采集道數(shù)的不斷增加，數(shù)據(jù)的傳輸方法也在不斷的改進(jìn)。傳統(tǒng)的數(shù)據(jù)傳輸方法主要包括低速串行傳輸和高速串行傳輸。但是這兩種傳統(tǒng)的數(shù)據(jù)傳輸方法均不能同時滿足高速傳輸和低速傳輸?shù)男枰?，因此，技術(shù)人員在公開號為CN102692642A的專利文獻(xiàn)中提出了基于以太網(wǎng)物理層收發(fā)器的數(shù)據(jù)傳輸方案，該方案可以根據(jù)數(shù)據(jù)傳輸需要選擇10Mbps、100Mbps、1000Mbps之一作為工作頻點(diǎn)。但是這種數(shù)據(jù)傳輸方案仍具有較為嚴(yán)重的缺陷在于其工作頻率無法連續(xù)可調(diào)。在實(shí)際應(yīng)用中，這就帶來了一系列的問題：一是，假如一條測線上最大數(shù)據(jù)傳輸速率是16Mbps，傳統(tǒng)的RS485可以直接調(diào)到此頻點(diǎn)傳輸，而使用以太網(wǎng)物理層收發(fā)器則只能采用100Mbps的模式，而在地震儀的兩個采集站之間的電纜可以長達(dá)200米甚至更長，這樣長的電纜如果要求工作在100Mbps以下，對電纜品質(zhì)的要求非常的高，增大了使用成本。二是，現(xiàn)有的以太網(wǎng)物理層收發(fā)器的數(shù)據(jù)傳輸方案必須通過FPGA和CPU配合來完成數(shù)據(jù)傳輸，CPU用來完成對PHY的工作模式的配置，但是使用CPU后，極大的增加了系統(tǒng)的復(fù)雜度以及使用成本，降低了系統(tǒng)的可靠性。三是，現(xiàn)有的以太網(wǎng)物理層收發(fā)器無法通過FPGA直接驅(qū)動以太網(wǎng)工作在1000Mbps模式。技術(shù)實(shí)現(xiàn)要素：本發(fā)明的目的在于提供一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器及傳輸方法，以解決現(xiàn)有以太網(wǎng)物理層收發(fā)器使用成本較高的問題。為實(shí)現(xiàn)以上目的，本發(fā)明采用的技術(shù)方案為：第一方面，提供一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器，該收發(fā)器包括FPGA控制芯片、和第一、第二PHY芯片，F(xiàn)PGA分別通過時鐘接口與第一、第二PHY芯片的輸入接口連接、通過數(shù)據(jù)輸入輸出接口RGMII或MII與第一、第二PHY芯片連接以及通過數(shù)據(jù)管理輸入輸出接口MDIO與第一、第二PHY芯片連接。第二方面，提供一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的傳輸方法，該方法包括：第一PHY芯片接收底層的數(shù)據(jù)，并通過RGMII或MII接口將接收的底層數(shù)據(jù)發(fā)送至FPGA控制芯片；FPGA控制芯片通過RGMII或MII接口將底層數(shù)據(jù)發(fā)送至第二PHY芯片。與現(xiàn)有技術(shù)相比，本發(fā)明存在以下技術(shù)效果：本發(fā)明中僅采用FPGA主控芯片通過MII接口與PHY芯片連接，進(jìn)行數(shù)據(jù)傳輸，而且本發(fā)明中采用FPGA直接驅(qū)動參考時鐘，節(jié)省了CPU、無源25MHz晶振等器件的使用，大大減少了數(shù)據(jù)傳輸所需要的器件，降低了收發(fā)器的成本和功耗，對野外施工及地震勘探等領(lǐng)域具有重要的意義。附圖說明圖1是本發(fā)明一實(shí)施例中基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器的結(jié)構(gòu)示意圖；圖2是本發(fā)明一實(shí)施例中中基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器與模數(shù)轉(zhuǎn)換器連接的結(jié)構(gòu)示意圖圖3是本發(fā)明一實(shí)施例中的FPGA控制芯片的結(jié)構(gòu)示意圖；圖4是本發(fā)明一實(shí)施例中的基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器應(yīng)用在地震儀數(shù)據(jù)傳輸系統(tǒng)中的結(jié)構(gòu)示意圖；圖5是本發(fā)明一實(shí)施例中基于以太網(wǎng)物理層芯片速率連續(xù)可變的傳輸方法的流程示意圖；圖6是本發(fā)明一實(shí)施例中另一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的傳輸方法的流程示意圖；圖7是本發(fā)明一實(shí)施例中MDIO總線寫入時序圖；圖8是本發(fā)明一實(shí)施例中MDIO總線讀取時序圖；圖9是本發(fā)明一實(shí)施例中FPGA主控芯片發(fā)送端相關(guān)信號時序圖；圖10是本發(fā)明一實(shí)施例中FPGA主控芯片接收端相關(guān)信號時序圖。具體實(shí)施方式下面結(jié)合圖1至圖10所示，對本發(fā)明做進(jìn)一步詳細(xì)敘述。如圖1所示，本實(shí)施例公開了一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器，其特征在于，包括FPGA控制芯片10、和第一、第二PHY芯片21、22，F(xiàn)PGA10分別通過時鐘接口與第一、第二PHY芯片21、22的輸入接口連接、通過數(shù)據(jù)輸入輸出接口RGMII或MII與第一、第二PHY芯片21、22連接以及通過數(shù)據(jù)管理輸入輸出接口MDIO與第一、第二PHY芯片21、22連接。具體地，本實(shí)施例中的第一、第二PHY芯片21、22指的是以太網(wǎng)物理層芯片(Physicallayer，PHY)。本實(shí)施例通過現(xiàn)場可編程門陣列(Field－ProgrammableGateArray，F(xiàn)PGA)取代CPU來通過MDIO總線配置PHY和讀取PHY的狀態(tài)，極大的降低了系統(tǒng)的復(fù)雜度和功耗，同時節(jié)省了使用成本。其中，如圖2所示，上述的收發(fā)器還包括與FPGA控制芯片(10)輸入端連接的模數(shù)變換器ADC30。需要說明的是，本實(shí)施例中還可設(shè)置一個以太網(wǎng)變壓器，用以保護(hù)FPGA控制芯片10和第一、第二PHY芯片21、22內(nèi)部的電路不受外部強(qiáng)脈沖的干擾。具體地，本實(shí)施中采用Broadcom公司生產(chǎn)的BCM54610型號的PHY芯片，使用的是Altera公司生產(chǎn)的EP3C40F484型號的FPGA，其中，F(xiàn)PGA與PHY之間的連接主要包括三個部分：(1)參考時鐘refclk，由FPGA直接根據(jù)具體速率參照表1來選擇相應(yīng)頻率的參考時鐘信號發(fā)送至PHY芯片。表1實(shí)際速率20Mbps30Mbps40Mbps50Mbps60Mbps80Mbps模式選擇10Mbps10Mbps100Mbps100Mbps100Mbps100Mbps參考時鐘50MHz75MHz10MHz12.5MHz15MHz20MHz(2)數(shù)據(jù)接口，在1000Mbps模式下是RGMII接口，而100Mbps或者是10Mbps下是MII接口。以MII接口為例，其包括接收和發(fā)送兩個部分。FPGA需要按照標(biāo)準(zhǔn)的MII接口時序來驅(qū)動相應(yīng)信號即可，具體來說就是發(fā)送數(shù)據(jù)時是將發(fā)送使能信號txen置成高電平的同時將數(shù)據(jù)按照每4個bit一齊在發(fā)送時鐘txclk的上升沿驅(qū)動到txd[3:0]上，而接收數(shù)據(jù)時是在接收數(shù)據(jù)有效信號rxdv為高電平同時在rxclk的上升沿將rxd[3:0]上的4個bit數(shù)據(jù)存儲下來。而對于RGMII模式區(qū)別是需要在txclk或者rxclk的上升沿和下降沿均驅(qū)動或者存儲數(shù)據(jù)。(3)數(shù)據(jù)管理輸入輸出接口MDIO，這部分主要是用來配置PHY的相應(yīng)寄存器以使其工作在特定配置以及查詢PHY工作狀態(tài)。此接口僅包含MDC和MDIO兩根信號線。FPGA作為主設(shè)備當(dāng)其訪問PHY相應(yīng)寄存器時就需要輸出時鐘信號給MDC，寫寄存器時需要在MDC上升沿同時驅(qū)動MDIO信號線，讀寄存器時需要MDC上升沿讀MDIO信號線。具體地，如圖3所示，F(xiàn)PGA10包括調(diào)度模塊11和第一、第二雙倍數(shù)據(jù)輸入輸出DDIO12、13；第一雙倍數(shù)據(jù)輸入輸出DDIO12的輸入端通過RGMII或MII接口與第一PHY芯片21連接、上/下沿輸出接口并線后與RXFIFO14的輸入端連接；第二雙倍數(shù)據(jù)輸入輸出DDIO13的輸出端通過數(shù)據(jù)接口RGMII或MII接口與第二PHY芯片22連接、上/下沿輸入接口并線后與TXFIFO15的輸出端連接；RXFIFO14的輸出端通過調(diào)度模塊11與TXFIFO15的輸入端連接。需要說明的是，RXFIFO14為接收隊(duì)列(ReceiveFirstInFirstOut)，TXFIFO15為發(fā)送隊(duì)列(TransmitFirstInFirstOut)，ADCFIFO16為模數(shù)變換器隊(duì)列(AnalogDigitalConverterFirstInFirstOut)。具體地，本實(shí)施例中的主控芯片10還包括ADC控制模塊16，ADC控制模塊17的輸入端通過ADC接口與模數(shù)變換器ADC30連接、輸出端與ADCFIFO16連接。具體地，主控芯片10中包括如下幾部分：(1)FPGA主控芯片10使用第一雙倍數(shù)據(jù)輸入輸出DDIO12即DDIO模塊將rxd[3:0]上的數(shù)據(jù)在rxclk的上升沿和下降沿分別取出第一PHY芯片21的數(shù)據(jù)，生成datap[3:0]和datan[3:0]，這兩個4位數(shù)據(jù)再合二為一寫入到RXFIFO13中，最后數(shù)據(jù)會在調(diào)度模塊11控制下被讀出來繼續(xù)處理。(2)ADC控制模塊17負(fù)責(zé)驅(qū)動模數(shù)變換器ADC30進(jìn)行數(shù)據(jù)采集并將模數(shù)變換器ADC30采集的數(shù)據(jù)全部寫入到ADCFIFO16中，最后數(shù)據(jù)同樣會在調(diào)度模塊11控制下讀出繼續(xù)處理。(3)調(diào)度模塊11將ADCFIFO、RXFIFO14、14中待發(fā)送的數(shù)據(jù)寫入到TXFIFO15中，當(dāng)?shù)诙HY芯片22準(zhǔn)備好接收數(shù)據(jù)時，從TXFIFO15中讀出8位數(shù)據(jù)txdata，此數(shù)據(jù)被分成兩個4位數(shù)據(jù)發(fā)送到第二雙倍數(shù)據(jù)輸入輸出DDIO13，第二雙倍數(shù)據(jù)輸入輸出DDIO13會在txclk的上升沿和下降沿分別將兩個4位數(shù)據(jù)驅(qū)動到txd[3:0]上。(4)調(diào)度模塊11負(fù)責(zé)持續(xù)監(jiān)聽RXFIFO14狀態(tài)，當(dāng)其到達(dá)最小幀長度的時候，就會啟動讀RXFIFO14，并將讀到的數(shù)據(jù)寫入TXFIFO15中。另一方面會將ADC控制模塊17采集到的數(shù)據(jù)按照既定格式組成一幀一幀的數(shù)據(jù)并寫入TXFIFO15。需要說明的是，調(diào)度模塊11還在每次復(fù)位的時候通過MDIO總線去配置第一、第二PHY芯片21、22，但一般情況下僅僅需要配置地址是0x0的控制寄存器，使其選擇合適的速度模式。需要說明的是，雖然本方案僅僅利用以太網(wǎng)收發(fā)器的物理層，本可不采用IEEE802.3定義的幀格式。但是由于實(shí)際PHY芯片在工作中還是需要發(fā)送前導(dǎo)碼(PREAMPLE)，F(xiàn)PGA通過PHY發(fā)送數(shù)據(jù)的時候需要遵守一定的幀格式要求，具體來說就是在需要發(fā)送的有效數(shù)據(jù)之前需要加上7個字節(jié)的前導(dǎo)碼(01010101)，接著發(fā)送幀起始符(11010101)。同樣數(shù)據(jù)接收部分需要在接收到幀起始符之后再存儲有效數(shù)據(jù)。具體地，如圖4所示，將本實(shí)施例公開的基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器應(yīng)用在地震儀數(shù)據(jù)采集系統(tǒng)中時，極大的提升了以長距離電纜作為傳輸介質(zhì)地震儀的實(shí)用性。具體過程如下：整個地震儀由主控站、交叉站、采集站、交叉線和傳感器組成。其中采集站是構(gòu)成整個系統(tǒng)的基本單元，采集站將傳感器的信號采集并數(shù)字化之后逐級向上傳輸即朝交叉站方向，交叉站負(fù)責(zé)將一條測線上所有采集站傳輸上來的數(shù)據(jù)匯總后再往上級交叉站傳輸，最后一級交叉站連接主控站，所有的采集數(shù)據(jù)最終匯總在主控站上并保存。主控站負(fù)責(zé)所有命令的下發(fā)以及所有上傳數(shù)據(jù)的存儲以及格式轉(zhuǎn)換。由于單條測線上速率不會超過100Mbps，所以采集站與采集站之間的傳輸是PHY工作在10Mbps模式或者100Mbps模式，交叉站與交叉站之間采用100Mbps模式或者1000Mbps模式。采集站之間僅需通過兩對雙絞線直接相連接，這兩對雙絞線連接到采集站中PHY芯片上的TRD0和TRD1這兩對差分管腳，可以全時雙工的完成發(fā)送和接收的功能。而交叉站之間工作在1000Mbps模式下則需要使用所有4對差分管腳，TRD0到TRD3。一般情況下PHY芯片使用25MHz的時鐘作為參考源，由XTALI和XTALO這兩個管腳之間接入無源25MHz晶振來實(shí)現(xiàn)。本實(shí)施例中由FPGA從其PLLCLKOUT即專用的時鐘輸出管腳直接輸出不同頻率時鐘給PHY芯片，在10Mbps模式下升頻運(yùn)行而在100Mbps下降頻運(yùn)行的方式來達(dá)到基本覆蓋10Mbps到100Mbps之間所有的頻率點(diǎn)。這里雙絞錢負(fù)責(zé)將PHY芯片中的數(shù)據(jù)連接到電纜，根據(jù)實(shí)際的速度模式的需要選擇兩對或者四對雙絞線，比如，在100Mbps模式下使用兩隊(duì)雙絞線，在1000Mbps模式下使用四對雙絞線。這里需要說明的是，由于現(xiàn)有的時鐘信號的基準(zhǔn)是25Mbps，如表1所示，比如測線上實(shí)際需要的數(shù)據(jù)傳輸速率是20Mbps，可以通過FPGA主控芯片10改變時鐘信號的頻率為50Mbps，即比基準(zhǔn)頻率增加了一倍，因此，測線上的數(shù)據(jù)傳輸速率也會增加一倍，即為20Mbps。因此，本實(shí)施例中通過改變輸出的時鐘信號的頻率，即可控制測線上的數(shù)據(jù)傳輸速率進(jìn)行連續(xù)的變化。其中，本實(shí)施例在測線上速率要求為30Mbps以下時，采用從10Mbps模式下升頻的方式進(jìn)行速率的連續(xù)變化，在40Mbps以上時，采用從100Mbps模式下降頻的方式進(jìn)行速率的連續(xù)變化。如此，便可覆蓋10Mbps到100Mbps之間所有的頻率點(diǎn)，以使測線上數(shù)據(jù)傳輸速率在10Mbps到100Mbps之間連續(xù)可變。具體地，如圖5所示，本實(shí)施例公開了一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的傳輸方法，包括如下步驟S1至S2：S1、第一PHY芯片21接收底層的數(shù)據(jù)，并通過RGMII或MII接口將接收的底層數(shù)據(jù)發(fā)送至FPGA控制芯片10；S2、FPGA控制芯片10通過RGMII或MII接口將底層數(shù)據(jù)發(fā)送至第二PHY芯片22。具體地，如圖6所示，上述數(shù)據(jù)傳輸方法還包括如下步驟S3至S4：S3、FPGA控制芯片10通過時鐘接口輸出不同頻率的時鐘信號至第一、第二PHY芯片21、22；S4、第一、第二PHY芯片21、22根據(jù)接收到的時鐘信號的頻率，改變與第一、第二PHY芯片21、22連接的測線上的數(shù)據(jù)傳輸速率。具體地，步驟S2還包括：FPGA控制芯片10將模數(shù)變換器ADC30采集的數(shù)據(jù)通過RGMII或MII接口將底層數(shù)據(jù)發(fā)送至第二PHY芯片22。具體地，F(xiàn)PGA控制芯片10根據(jù)第一、第二PHY芯片21、22的工作頻點(diǎn)，選擇數(shù)據(jù)輸入輸出接口為RGMII接口或MII接口。其中，在1000Mbps模式下采用RGMII接口，在100Mbps模式下采用MII接口。具體地，步驟S2包括如下步驟：第一雙倍數(shù)據(jù)輸入輸出DDIO13在rxclk的上升沿和下降沿分別讀取出第一PHY芯片21上傳的數(shù)據(jù)，并合二為一寫入到RXFIFO14中；調(diào)度模塊11通過將ADCFIFO16中的數(shù)據(jù)和RXFIFO14中的數(shù)據(jù)寫入到TXFIFO15中，第二雙倍數(shù)據(jù)輸入輸出DDIO13在txclk的上升沿和下降沿分別讀取TXFIFO15中的數(shù)據(jù)，并合二為一輸出至第二PHY芯片22。具體地，對FPGA主控芯片10取代CPU來通過MDIO總線配置PHY和讀取PHY狀態(tài)如圖7和圖8所示。圖7是朝PHY的地址為0的寄存器寫入16位數(shù)0x3100相應(yīng)波形，總寫入的是64位數(shù)據(jù)0xffffffff50023100，前32位都是比特1是前導(dǎo)符，接下里的0101分別是開始碼和寫入操作的操作碼，后面5位0表示PHY的地址，再接下來的5位0表示寄存器起始地址，接下來的2位10是讀寫轉(zhuǎn)換所使用的，再往后的16位數(shù)是具體的寫入到寄存器的值。配置完成之后需要輪詢PHY的連接狀態(tài)，這時讀取偏移地址是0x11的寄存器即PHY狀態(tài)寄存器的值，判斷其第十位即鏈接狀態(tài)位是否為1。如果是1表示PHY已經(jīng)與另一個PHY建立了連接。圖8展示了讀的過程，具體做法是先朝PHY寫入48位數(shù)0xffffffff6046，前32個比特1還是前導(dǎo)符，接下來的0110分別是開始碼和讀取操作的操作碼，后面的五位0是PHY地址，在接下來的5位10001是寄存器地址，接下來的2位10是讀寫轉(zhuǎn)換所使用的。然后MDIO總線切換到讀狀態(tài)，16位寄存器值被讀到名為rd_buf[15:0]的寄存器中，通過實(shí)測其為0xBC5C，這表明當(dāng)前已經(jīng)建立起全雙工的1000Mbps模式的鏈接。FPGA的邏輯可以據(jù)此判定PHY已經(jīng)準(zhǔn)備好可以進(jìn)行傳輸。具體地，在1000Mbps模式下對本實(shí)施例中的數(shù)據(jù)傳輸方法進(jìn)行了測試，采用一塊電路板發(fā)送另一塊電路板接收的方法。圖9是采用Altera公司在線調(diào)試FPGA專用的工具SignaltapⅡ抓取的發(fā)送方FPGA內(nèi)部寄存器狀態(tài)圖。圖中每一個刻度代表8ns即對應(yīng)125MHz頻率，rgmii_txen就是發(fā)送使能信號，rgmii_txd_n[3:0]和rgmii_txd_p[3:0]是發(fā)送到DDIO模塊的上升沿和下降沿的信號，這兩個信號經(jīng)過DDIO之后合成上下沿變化的txd[3:0]輸出到PHY。圖10是SignaltapⅡ抓取的接收方FPGA內(nèi)部寄存器狀態(tài)圖，同樣每個刻度代表8ns。rgmii_rxdv是接收數(shù)據(jù)有效信號，下方兩個信號是其經(jīng)過DDIO之后產(chǎn)生的，分別對應(yīng)著rgmii_rxd[3:0]經(jīng)過DDIO之后產(chǎn)生的dataout_h[3:0]和dataout_l[3:0]有效。對比圖9和圖10可以發(fā)現(xiàn)發(fā)送端的數(shù)據(jù)完整無誤的被接收端接收保存，并且在100米的超五類線上進(jìn)行了16小時的長時間的測試，也未發(fā)現(xiàn)有誤碼產(chǎn)生。以上顯示和描述了本發(fā)明的基本原理、主要特征和本發(fā)明的優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說明書中描述的只是本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下本發(fā)明還會有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明的范圍內(nèi)。本發(fā)明要求的保護(hù)范圍由所附的權(quán)利要求書及其等同物界定。當(dāng)前第1頁1 2 3