技術(shù)總結(jié)
本實(shí)用新型公開(kāi)了一種面向AES算法的抗側(cè)信道攻擊的隨機(jī)掩碼防護(hù)密碼芯片，包括CPU、安全訪問(wèn)邏輯SAL、EEPROM存儲(chǔ)器、SRAM存儲(chǔ)器、隨機(jī)掩碼生成器、AES算法的FPGA、隨機(jī)掩碼補(bǔ)償電路，其特征在于：所述CPU、安全訪問(wèn)邏輯SAL、隨機(jī)掩碼生成器、AES算法的FPGA、隨機(jī)掩碼補(bǔ)償電路通過(guò)總線互聯(lián)；安全訪問(wèn)邏輯SAL分別與EEPROM存儲(chǔ)器、SRAM存儲(chǔ)器連接；隨機(jī)掩碼生成器與AES算法的FPGA、隨機(jī)掩碼補(bǔ)償電路連接。本實(shí)用新型專利針對(duì)使用AES算法的FPGA芯片進(jìn)行掩碼防護(hù)來(lái)完成加密功能，優(yōu)化了AES算法，可以有效地抵抗多種側(cè)信道攻擊，提高了密碼芯片的安全性。

技術(shù)研發(fā)人員：焦鉻;李浪;鄒祎
受保護(hù)的技術(shù)使用者：衡陽(yáng)師范學(xué)院
文檔號(hào)碼：201621238794
技術(shù)研發(fā)日：2016.11.19
技術(shù)公布日：2017.05.03