本實(shí)用新型涉及軟件無(wú)線電儀器領(lǐng)域，尤其涉及一種體積小、攜帶方便的軟件無(wú)線電測(cè)試儀。

背景技術(shù)：

傳統(tǒng)臺(tái)式無(wú)線電儀器已經(jīng)非常成熟，但存在很多局限性。傳統(tǒng)軟件無(wú)線電測(cè)試儀包含了射頻本振模塊，使儀器顯得笨重。最接近的現(xiàn)有技術(shù)方案中國(guó)專(zhuān)利說(shuō)明書(shū)CN201887751U中，采用頻參本振模塊為射頻前端模塊提供混頻信號(hào)，雖然能達(dá)到手持便攜的優(yōu)點(diǎn)，但不能實(shí)現(xiàn)矢量信號(hào)分析和產(chǎn)生矢量信號(hào)源這兩種功能，若單獨(dú)使用一臺(tái)純矢量信號(hào)分析功能的儀器，成本高，測(cè)量繁瑣。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的是提供一種體積小、攜帶方便、實(shí)現(xiàn)矢量信號(hào)分析和產(chǎn)生矢量信號(hào)源功能的軟件無(wú)線電測(cè)試儀。

為實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案是：

一種軟件無(wú)線電測(cè)試儀，包括第一射頻單元、FPGA控制單元和第二射頻單元。所述第一射頻單元與RF捷變收發(fā)器接收端相連，所述第二射頻單元與RF捷變收發(fā)器發(fā)射端相連，所述FPGA控制單元與第一射頻單元、RF捷變收發(fā)器、第二射頻單元相連。所述FPGA控制單元還與DDR內(nèi)存、USB接口、電源單元、以太網(wǎng)相連。

進(jìn)一步，所述USB接口芯片選用賽普拉斯公司提供的型號(hào)為CYUSB3014芯片，所述RF捷變收發(fā)器選用AD9364射頻收發(fā)器，所述以太網(wǎng)選用千兆以太網(wǎng)。

進(jìn)一步，所述第一射頻單元由第一開(kāi)關(guān)、第一濾波器、第二開(kāi)關(guān)、第一衰減器順次連接組成。所述第二射頻單元由，第三開(kāi)關(guān)、第二濾波器、第四開(kāi)關(guān)、第五開(kāi)關(guān)、第一緩沖器、第六開(kāi)關(guān)、第二衰減器順次連接；第五開(kāi)關(guān)的輸出端還與混頻器的輸入端連接，所述混頻器的輸出端與第二緩沖器的輸入端連接，第二緩沖器的輸出端與第三濾波器的輸入端連接，第三濾波器的輸出端與第六開(kāi)關(guān)的輸入端連接；所述混頻器的輸入端還與外部時(shí)鐘的輸出端連接，外部時(shí)鐘的輸入端與FPGA控制單元連接組成。

進(jìn)一步，所述第一開(kāi)關(guān)、第三開(kāi)關(guān)和第五開(kāi)關(guān)為單通道輸入多通道輸出式開(kāi)關(guān)，所述第二開(kāi)關(guān)、第四開(kāi)關(guān)和第六開(kāi)關(guān)為多通道輸入單通道輸出式開(kāi)關(guān)。

進(jìn)一步，所述的FPGA控制單元分別與第一開(kāi)關(guān)的控制端、第二開(kāi)關(guān)的控制端、第一衰減器的控制端、第三開(kāi)關(guān)的控制端、第四開(kāi)關(guān)的控制端連接。

本實(shí)用新型的有益技術(shù)效果是：由于RF捷變收發(fā)器含有兩個(gè)完全相同的頻率合成器，用于為RF信號(hào)路徑生成需要的LO信號(hào)，省去了傳統(tǒng)儀器的本振模塊，大大節(jié)省了本振模塊所占用的空間。RF捷變收發(fā)器內(nèi)部集合了接收器和發(fā)射器，通過(guò)FPGA單元進(jìn)行數(shù)字信號(hào)處理，實(shí)現(xiàn)了矢量信號(hào)分析和產(chǎn)生矢量信號(hào)源這兩種功能，且使測(cè)試儀的體積大大減小，便于攜帶。FPGA控制單元還與USB接口、千兆以太網(wǎng)相連，可實(shí)現(xiàn)本實(shí)用新型與計(jì)算機(jī)的通信，可借助計(jì)算機(jī)強(qiáng)大的計(jì)算能力，對(duì)本實(shí)用新型的測(cè)量數(shù)據(jù)進(jìn)行分析和輸出。

附圖說(shuō)明

圖1為本實(shí)用新型的原理框圖。

具體實(shí)施方式

下面結(jié)合附圖1進(jìn)一步闡述本實(shí)用新型。

根據(jù)圖1所示一種軟件無(wú)線電測(cè)試儀，包括第一射頻單元1、FPGA控制單元3和第二射頻單元8。所述第一射頻單元1與RF捷變收發(fā)器2接收端相連，所述第二射頻單元8與RF捷變收發(fā)器2發(fā)射端相連。所述FPGA控制單元3與第一射頻單元1、RF捷變收發(fā)器2、第二射頻單元8相連；所述FPGA控制單元3還與DDR內(nèi)存4、USB接口5、電源單元6、以太網(wǎng)7相連。

所述第一射頻單元1由第一開(kāi)關(guān)11、第一濾波器12、第二開(kāi)關(guān)13、第一衰減器14順次連接組成。

所述第一開(kāi)關(guān)11選用單通道輸入多通道輸出式開(kāi)關(guān)，所述第二開(kāi)關(guān)13選用多通道輸入單通道輸出式開(kāi)關(guān)，第一濾波器12可為多個(gè)濾波頻率不一致的濾波器組成。所述的FPGA控制單元3分別與第一開(kāi)關(guān)11的控制端、第二開(kāi)關(guān)13的控制端、第一衰減器14的控制端、通過(guò)選擇第一開(kāi)關(guān)11不同的輸出通道將射頻信號(hào)傳送到第一濾波器12中相應(yīng)濾波頻率的濾波器，濾波后的信號(hào)通過(guò)第二開(kāi)關(guān)13相應(yīng)的輸入通道進(jìn)入第一衰減器14。

所述第一衰減器14的輸出端與RF捷變收發(fā)器2接收端相連。所述RF捷變收發(fā)器2選用AD9364射頻收發(fā)器。AD9364是一款高集成度的射頻收發(fā)器，在單個(gè)器件中集成了提高收發(fā)器功能的RF、混合信號(hào)和數(shù)字模塊。AD9364的接收器是一個(gè)直接變頻系統(tǒng)，含有一個(gè)低噪聲放大器，其后是匹配相內(nèi)和正交放大器、混頻器和頻帶整形濾波器，頻帶整形濾波器可以將接收到的信號(hào)下變頻為基帶，以便進(jìn)行數(shù)字化。輸入的信號(hào)經(jīng)過(guò)第一射頻單元1進(jìn)行放大、濾波、衰減然后輸入到AD9364中，AD9364對(duì)輸入的信號(hào)進(jìn)行混頻、濾波，再通過(guò)AD9364內(nèi)部的ADC將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。經(jīng)AD9364轉(zhuǎn)換成的數(shù)字信號(hào)由AD9364數(shù)據(jù)接口傳輸?shù)紽PGA控制單元3中，通過(guò)FPGA控制單元3進(jìn)行數(shù)字信號(hào)處理，數(shù)字信號(hào)處理后，通過(guò)AD9364的數(shù)據(jù)接口將數(shù)字信號(hào)傳輸?shù)紸D9364中，AD9364通過(guò)內(nèi)部的DAC將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，通過(guò)濾波、混頻將信號(hào)傳輸?shù)降诙漕l單元8中。

第二射頻單元8由，第三開(kāi)關(guān)801、第二濾波器802、第四開(kāi)關(guān)803、第五開(kāi)關(guān)804、第一緩沖器805、第六開(kāi)關(guān)806、第二衰減器807順次連接；第五開(kāi)關(guān)804的輸出端還與混頻器810的輸入端連接，所述混頻器810的輸出端與第二緩沖器809的輸入端連接，第二緩沖器809的輸出端與第三濾波器808的輸入端連接，第三濾波器808的輸出端與第六開(kāi)關(guān)806的輸入端連接；所述混頻器810的輸入端還與外部時(shí)鐘811的輸出端連接，外部時(shí)鐘811的輸入端與FPGA控制單元3連接組成。

所述的FPGA控制單元3分別與第三開(kāi)關(guān)801的控制端、第四開(kāi)關(guān)803的控制端連接。所述第三開(kāi)關(guān)801和第五開(kāi)關(guān)804為單通道輸入多通道輸出式開(kāi)關(guān)，所述第四開(kāi)關(guān)803和第六開(kāi)關(guān)806為多通道輸入單通道輸出式開(kāi)關(guān)。

傳輸?shù)降诙漕l單元8中的信號(hào)，通過(guò)第二射頻單元8進(jìn)行放大、濾波、衰減，將信號(hào)通過(guò)射頻連接器發(fā)射出去，從而實(shí)現(xiàn)了矢量信號(hào)分析和產(chǎn)生矢量信號(hào)源這兩種功能。

所述FPGA控制單元3分別與DDR內(nèi)存4、USB接口5、以太網(wǎng)7、電源單元6相連。所述USB接口5選用賽普拉斯公司提供的型號(hào)為CYUSB3014的芯片，所述以太網(wǎng)7選用千兆以太網(wǎng)。USB接口5、以太網(wǎng)與計(jì)算機(jī)連接，實(shí)現(xiàn)本實(shí)用新型與計(jì)算機(jī)的通信，可借助計(jì)算機(jī)強(qiáng)大的計(jì)算能力，對(duì)本實(shí)用新型的測(cè)量數(shù)據(jù)進(jìn)行分析和輸出。

本實(shí)用新型可產(chǎn)生70MHz～6GHz的任意波形的模擬或數(shù)字調(diào)制信號(hào)。工作原理為：信號(hào)特征為70MHz～6GHz、+5dBm～-90dBm的信號(hào)進(jìn)入第一射頻單元1進(jìn)行放大、濾波、衰減，然后進(jìn)入AD9364，經(jīng)過(guò)AD9364內(nèi)部的ADC將模擬信號(hào)轉(zhuǎn)成數(shù)字信號(hào)再傳輸?shù)紽PGA控制單元3進(jìn)行數(shù)字信號(hào)處理。發(fā)射信號(hào)過(guò)程是，通過(guò)FPGA控制單元3實(shí)現(xiàn)數(shù)字信號(hào)處理后，通過(guò)AD9364內(nèi)部的DAC將數(shù)字信號(hào)轉(zhuǎn)成模擬信號(hào)，從AD9364發(fā)射端輸出的信號(hào)經(jīng)第三開(kāi)關(guān)801、再經(jīng)第二濾波器802濾波得到信號(hào)特征為1GHz～6GHz的信號(hào)，1GHz～6GHz的信號(hào)再經(jīng)第五開(kāi)關(guān)804多通道輸出，第五開(kāi)關(guān)804的其中一路輸出通道將1GHz～6GHz的信號(hào)輸入到第一緩沖器805和混頻器810中，外部時(shí)鐘811在FPGA控制單元3的控制下向混頻器810輸入2GHz的信號(hào)，經(jīng)混頻器810混頻得到2GHz～3GHz的信號(hào)，2GHz～3GHz的信號(hào)經(jīng)第二緩沖器809、第三濾波器808得到0～1GHz的信號(hào)，然后0～1GHz的信號(hào)傳輸?shù)降诹_(kāi)關(guān)。第五開(kāi)關(guān)804的另一路輸出通道將1GHz～6GHz的信號(hào)輸入到第一緩沖器805中，再經(jīng)第一緩沖器805輸出端將1GHz～6GHz的信號(hào)輸入到第六開(kāi)關(guān)806中。第六開(kāi)關(guān)806將兩路輸入的信號(hào)混合，再將混合后的信號(hào)輸入第二衰減器807中，第二衰減器807對(duì)輸入的信號(hào)進(jìn)行處理，然后由第二衰減器807輸出信號(hào)特征為70MHz～6GHz的信號(hào)。

雖然以上描述了本實(shí)用新型的具體實(shí)施方式，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不背離本實(shí)用新型的原理和實(shí)質(zhì)的前提下，可以對(duì)這些實(shí)施方式做出多種變更或修改，但這些變更和修改均落入本實(shí)用新型的保護(hù)范圍。