本實用新型涉及一種模塊，特別涉及一種數(shù)字正交調(diào)制模塊。

背景技術(shù)：

常規(guī)的射頻信號采用混頻技術(shù)產(chǎn)生，由已調(diào)中頻信號與可變本振信號進行混頻，產(chǎn)生所需的調(diào)制方式的射頻信號。該技術(shù)電路復(fù)雜，混頻產(chǎn)生的雜散信號對信號純度影響較大。由于采用常規(guī)的調(diào)制實現(xiàn)方法，每種調(diào)制方式的實現(xiàn)就需要一個硬件電路、甚至一只模塊，如要產(chǎn)生多種調(diào)制方式的射頻信號，就需要多個模塊，其電路的規(guī)模將是非常大的，難以滿足設(shè)備小型化、低功耗的需求。

技術(shù)實現(xiàn)要素：

本實用新型的目的是提供一種基于AD9957的數(shù)字正交調(diào)制模塊，可實現(xiàn)設(shè)備的小型化和低功耗。

本實用新型的目的是這樣實現(xiàn)的：一種基于AD9957的數(shù)字正交調(diào)制模塊，包括：

模數(shù)轉(zhuǎn)換模塊，負責(zé)將輸入的模擬信號轉(zhuǎn)換成數(shù)字信號，并將該數(shù)字信號發(fā)送給DSP；

DSP，負責(zé)將接受到的數(shù)字信號進行數(shù)字變換，形成各種調(diào)制樣式對應(yīng)的同相分量和正交分量，并將同相分量和正交分量以一定速率發(fā)送給速率變換模塊；

速率變換模塊，負責(zé)將接受到的一定速率的同相分量和正交分量進行速率變換，并發(fā)送給數(shù)字上變頻器；

數(shù)字上變頻器，負責(zé)將速率變換后的同相分量和正交分量進行數(shù)字上變頻，形成帶調(diào)制的數(shù)字射頻信號，并發(fā)送給數(shù)模轉(zhuǎn)換模塊；

數(shù)模轉(zhuǎn)換模塊，負責(zé)將數(shù)字射頻信號轉(zhuǎn)化成模擬信號輸出；

所述模數(shù)轉(zhuǎn)換模塊的輸出端與DSP輸入端電連接，DSP的輸出端與速率變換模塊的輸入端電連接，速率變換模塊的輸出端與數(shù)字上變頻器的輸入端電連接，數(shù)字上變頻器的輸出端與數(shù)模轉(zhuǎn)換模塊的輸入端電連接。

與現(xiàn)有技術(shù)相比，本實用新型的有益效果在于：本模塊采用DSP、速率變換模塊（FPGA）與數(shù)字上變頻器（DUC）進行搭配，構(gòu)建通用軟件無線電發(fā)射機通用平臺，在單個平臺上用軟件產(chǎn)生各種調(diào)制方式的射頻信號，在大規(guī)模集成電路DSP、FPGA上實現(xiàn)信號的產(chǎn)生，可以大大減少所需的電路規(guī)模，減低電路功耗，提高設(shè)備的可靠性。本實用新型可用于無線電發(fā)射機中。

作為本實用新型的進一步限定，所述模數(shù)轉(zhuǎn)換模塊選用芯片tlv320aic23b。對輸入基帶信號進行采樣，其采樣速率要滿足奈奎斯特采樣定理，即采樣速率至少大于等于2倍的最高基帶信號頻率；這里的基帶信號是指語音信號，信號帶寬在300Hz~3kHz之間，A/D采樣頻率為48kHz，滿足采樣定理要求。

作為本實用新型的進一步限定，所述DSP選用tms320vc5416芯片。被采樣信號以（48k）速率傳送給DSP，DSP對采樣信號進行數(shù)字處理，根據(jù)調(diào)制方式的要求，相應(yīng)的產(chǎn)生被采樣信號的I、Q分量，然后將I、Q分量以速率送給后級FPGA進行速率變換處理。

作為本實用新型的進一步限定，所述速率變換模塊選用芯片XC6SLX100-3CSG484I。之所以需要進行速率變換，是因為后級的數(shù)字上變頻器對被采樣信號的速率是有要求的，這里的速率變換通過對FPGA（可編程邏輯器件）進行編程實現(xiàn)，變換后的速率為，。

作為本實用新型的進一步限定，所述數(shù)字上變頻器選用AD公司的集成芯片AD9957，所述數(shù)模轉(zhuǎn)換模塊集成在集成芯片AD9957內(nèi)。AD9957芯片通過并行口I/Q讀取外部的基帶信號數(shù)據(jù)流I、Q，讀取時鐘為引腳；可以通過引腳的SPI線即圖中的SDIO、SCLK、CS進行編程設(shè)置，這里設(shè)置為12288kHz，即與FPGA的輸出數(shù)據(jù)速率相匹配，然后對I、Q對進行拆分，分別進行反CIC補償、固定插值、可編程CIC濾波；然后與載波信號正交相乘并相加得到調(diào)制信號，最后進行數(shù)模轉(zhuǎn)換DAC得到模擬的帶調(diào)制射頻信號輸出。

附圖說明

圖1為本實用新型控制原理框圖。

具體實施方式

如圖1所示的一種基于AD9957的數(shù)字正交調(diào)制模塊，包括：

模數(shù)轉(zhuǎn)換模塊，負責(zé)將輸入的模擬信號轉(zhuǎn)換成數(shù)字信號，并將該數(shù)字信號發(fā)送給DSP，模數(shù)轉(zhuǎn)換模塊選用芯片tlv320aic23b；對輸入基帶信號進行采樣，其采樣速率要滿足奈奎斯特采樣定理，即采樣速率至少大于等于2倍的最高基帶信號頻率；這里的基帶信號是指語音信號，信號帶寬在300Hz~3kHz之間，A/D采樣頻率為48kHz，滿足采樣定理要求；

DSP，負責(zé)將接受到的數(shù)字信號進行數(shù)字變換，形成各種調(diào)制樣式對應(yīng)的同相分量和正交分量，并將同相分量和正交分量以一定速率發(fā)送給速率變換模塊，DSP選用tms320vc5416芯片；被采樣信號以（48k）速率傳送給DSP，DSP對采樣信號進行數(shù)字處理，根據(jù)調(diào)制方式的要求，相應(yīng)的產(chǎn)生被采樣信號的I、Q分量，然后將I、Q分量以速率送給后級FPGA進行速率變換處理；

速率變換模塊，負責(zé)將接受到的一定速率的同相分量和正交分量進行速率變換，并發(fā)送給數(shù)字上變頻器，速率變換模塊選用芯片XC6SLX100-3CSG484I；之所以需要進行速率變換，是因為后級的數(shù)字上變頻器對被采樣信號的速率是有要求的，這里的速率變換通過對FPGA（可編程邏輯器件）進行編程實現(xiàn)，變換后的速率為，；

數(shù)字上變頻器，負責(zé)將速率變換后的同相分量和正交分量進行數(shù)字上變頻，形成帶調(diào)制的數(shù)字射頻信號，并發(fā)送給數(shù)模轉(zhuǎn)換模塊；數(shù)模轉(zhuǎn)換模塊，負責(zé)將數(shù)字射頻信號轉(zhuǎn)化成模擬信號輸出，數(shù)字上變頻器選用AD公司的集成芯片AD9957，數(shù)模轉(zhuǎn)換模塊集成在集成芯片AD9957內(nèi)；AD9957芯片通過并行口I/Q讀取外部的基帶信號數(shù)據(jù)流I、Q，讀取時鐘為引腳；可以通過引腳的SPI線即圖中的SDIO、SCLK、CS進行編程設(shè)置，這里設(shè)置為12288kHz，即與FPGA的輸出數(shù)據(jù)速率相匹配，然后對I、Q對進行拆分，分別進行反CIC補償、固定插值、可編程CIC濾波；然后與載波信號正交相乘并相加得到調(diào)制信號，最后進行數(shù)模轉(zhuǎn)換DAC得到模擬的帶調(diào)制射頻信號輸出；

模數(shù)轉(zhuǎn)換模塊的輸出端與DSP輸入端電連接，DSP的輸出端與速率變換模塊的輸入端電連接，速率變換模塊的輸出端與數(shù)字上變頻器的輸入端電連接，數(shù)字上變頻器的輸出端與數(shù)模轉(zhuǎn)換模塊的輸入端電連接。

本模塊采用DSP、FPGA與QDUC進行搭配，構(gòu)建通用軟件無線電發(fā)射機通用平臺，在單個平臺上用軟件產(chǎn)生各種調(diào)制方式的射頻信號；由于采用軟件算法，在大規(guī)模集成電路DSP、FPGA上實現(xiàn)信號的產(chǎn)生，可以大大減少所需的電路規(guī)模，減低電路功耗，提高設(shè)備的可靠性；在實現(xiàn)多種信號樣式的信號產(chǎn)生時，數(shù)字正交調(diào)制模塊的體積是常規(guī)調(diào)制模塊的四分之一，功耗為常規(guī)調(diào)制模塊的五分之一，可以滿足設(shè)備小型化、低功耗的需求，并可便于進行信號樣式拓展和軟件升級，可以顯著縮短產(chǎn)品的設(shè)計周期。

本實用新型并不局限于上述實施例，在本實用新型公開的技術(shù)方案的基礎(chǔ)上，本領(lǐng)域的技術(shù)人員根據(jù)所公開的技術(shù)內(nèi)容，不需要創(chuàng)造性的勞動就可以對其中的一些技術(shù)特征作出一些替換和變形，這些替換和變形均在本實用新型的保護范圍內(nèi)。