本發(fā)明涉及通信，具體基于hdmi2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，適合于hdmi2.1視頻信號的編碼。

背景技術：

1、隨著4k和8k超高清電視、高動態(tài)范圍(hdr)內(nèi)容以及更高刷新率(如120hz)的普及，原有的hdmi?2.0標準的帶寬限制開始顯現(xiàn)。為了支持這些新的技術趨勢，hdmi論壇公司于2017年推出了hdmi?2.1標準。相較于hdmi2.0，其傳輸速率有了大幅提升，從18gbps增至48gbps。無論是hdmi?2.1還是hdmi?2.0，這類高速傳輸協(xié)議在設計時都必須考慮信息傳輸過程中存在的一些問題，例如電磁干擾、時鐘偏移以及直流平衡等。在串行數(shù)據(jù)傳輸系統(tǒng)中，數(shù)據(jù)傳輸線路上連續(xù)的“1”或者“0”會導致串行傳輸線路出現(xiàn)錯誤，在此情況下就需要一種不存在直流或者僅有恒定直流分量的編碼。在hdmi2.1之前采用8b10b編解碼，而hdmi2.1則采用16b18b編解碼。

2、16b18b編碼器的實現(xiàn)方法通常有兩種：一種是基于查找表的方式，另一種是基于邏輯編碼組合的方式。第一種實現(xiàn)方式相對簡單，但占用的芯片面積較大，不太適用于碼表較大的編碼器，且編碼器的工作性能會受到數(shù)據(jù)讀取延遲的影響。第二種實現(xiàn)方式較為復雜，最終產(chǎn)出的數(shù)據(jù)可能會有嚴重抖動，導致編碼器工作不穩(wěn)定。目前，對方法一的研究和改進工作比方法二更多。

3、為了提高編碼器的編碼速率，大部分的編碼器都設計為多通通編碼器。但一般的多通道編碼器并不是完全并行工作的，因為某一編碼模塊的操作往往依賴于編碼模塊上一次輸出的rd值。因此，多通道編碼器內(nèi)部的多個通道編碼模塊會相互依賴，導致較大的延遲。為了應對這一問題，多通道編碼器的工作時鐘頻率通常高于數(shù)據(jù)輸入的時鐘頻率。因為內(nèi)部工作時鐘的頻率高達數(shù)倍外部數(shù)據(jù)時鐘的頻率，使得編碼器允許多通道的數(shù)據(jù)傳入。但是，這種將工作時鐘倍頻的操作受到芯片性能的限制，且不適用于更龐大、更復雜的16b18b編解碼。

4、為了能夠在工程應用中真正實現(xiàn)低延遲的多通道并行編碼器，需要解決傳統(tǒng)編碼器的編碼和rd變化對上一個rd強依賴造成的延遲問題，其次需要克服多通道編碼器內(nèi)各通道之間的rd依賴造成延遲的問題。

技術實現(xiàn)思路

1、本發(fā)明的目的在于提供一種高速雙通道并行16b18b編碼器的設計方法，旨在解決現(xiàn)在新型的hdmi2.1協(xié)議信號傳輸?shù)?6b18b編碼問題，在現(xiàn)有的fpga上實現(xiàn)32位數(shù)據(jù)并行輸入，采用查找表進行編碼的編碼器。

2、本發(fā)明上述的基于hdmi2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，其包含了編碼表優(yōu)化、編碼表存儲優(yōu)化、快速rd產(chǎn)生的新型16b18b編碼模塊，包括如下步驟：

3、1.一種基于hdmi2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，包含如下步驟：

4、步驟1、在雙通道并行冗余16b18b編碼方法中，于雙通道編碼器的通道一置入一個快速rd產(chǎn)生的新型16b18b編碼模塊；于雙通道編碼器的通道二置入兩個快速rd產(chǎn)生的新型16b18b編碼模塊；通道一用于接收傳入32位數(shù)據(jù)的高16位，通道二用于接收傳入32位數(shù)據(jù)的低16位；

5、步驟2、定義rd+為1’b1值；定義rd-為1’b0值，通道二的兩個編碼模塊可以命名為rd-編碼模塊和rd+編碼模塊，分別對其輸入rd-和rd+信號；

6、步驟3、在一個延遲之后，兩個通道中三個編碼模塊同時輸出新rd值和18位數(shù)據(jù)。將通道一編碼模塊輸出的rd作為通道二編碼模塊的輸出的選擇條件：如果通道一編碼模塊輸出的rd值為rd+，則選擇通道二中的rd+編碼模塊為該通道的數(shù)據(jù)輸出者；若通道一編碼模塊輸出的rd值為rd-，則選擇通道二中的rd-編碼模塊為該通道的數(shù)據(jù)輸出者；

7、步驟4、將通道二中的數(shù)據(jù)輸出者的rd數(shù)據(jù)存入全局rd寄存器中，將其輸出的18位數(shù)據(jù)與通道一的編碼模塊所輸出的18位數(shù)據(jù)合并為一個36位的數(shù)據(jù)作為整體系統(tǒng)的最終編碼數(shù)據(jù)輸出。

8、快速rd產(chǎn)生的新型16b18b編碼模塊基于存儲優(yōu)化后的編碼表設計，使用查找表的方式進行編碼，其包括了bmg數(shù)據(jù)讀取模塊、數(shù)據(jù)標志選取模塊、編碼變換計算模塊，其包括以下步驟：

9、步驟1、將優(yōu)化后的碼表存入block?memory?generator創(chuàng)建的ram存儲空間后，bmg數(shù)據(jù)讀取模塊根據(jù)使能信號和輸入數(shù)據(jù)從存儲空間中讀取數(shù)據(jù)，然后將數(shù)據(jù)傳遞給數(shù)據(jù)標志選取模塊和編碼變換計算模塊；

10、步驟2、輸入16位數(shù)據(jù)后，將16位數(shù)據(jù)作為bmg的取值地址從ram中獲取22位數(shù)據(jù)；

11、步驟3、數(shù)據(jù)標志選取模塊在接收到來自bmg數(shù)據(jù)讀取模塊的22位數(shù)據(jù)后，根據(jù)當前的rd值來選取22位數(shù)據(jù)中的各項標志；

12、步驟4、編碼變換計算模塊接收到標志和數(shù)據(jù)后，通過標志分別對10位數(shù)據(jù)和8位數(shù)據(jù)進行變換計算；

13、步驟5、最后把10bit數(shù)據(jù)和8bit數(shù)據(jù)組合成的18bit數(shù)據(jù)和新rd值輸出。

14、本發(fā)明相對于現(xiàn)有技術，具有以下有益效果：

15、1、16b18b編碼器能夠在一個時鐘延遲后完成38位數(shù)據(jù)產(chǎn)出，極大地降低了編碼器所需的工作時鐘頻率；

16、2、編碼器設計簡潔，在400mhz時鐘條件下，該編碼器速率可達14.4gbps；

17、3、新型編碼表打破編碼的rd依賴關系，減少編碼過程中計算步驟；

18、4、存儲優(yōu)化后的新型編碼表有效的減少了碼表的存儲占用需求。

技術特征：

1.一種基于hdmi2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，包含如下步驟：

2.根據(jù)權利要求1所述的基于hdmi2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，其特征在于，包括了快速rd產(chǎn)生的新型16b18b編碼模塊，

3.根據(jù)權利要求1所述的基于hdmi2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，其特征在于，在通道二置入兩個快速rd產(chǎn)生的新型16b18b編碼模塊，打破傳統(tǒng)多通道并行編碼方法中各個通道間的rd依賴關系；解決各通道間的rd依賴關系后，無需在編碼器內(nèi)部對工作時鐘頻率實施倍頻操作，從而使最大的數(shù)據(jù)時鐘頻率可達普通編碼器的數(shù)倍。

4.根據(jù)權利要求2所述的快速rd產(chǎn)生的新型16b18b編碼模塊，其特征在于，包含如下步驟：

技術總結
本發(fā)明提供一種基于HDMI2.1協(xié)議的高速雙通道并行16b18b編碼器的設計方法，其中方法包括：對16b18b編碼表預分析與計算得到優(yōu)化的碼表，設計基于BMG的控制模塊，替代傳統(tǒng)的9b/7b編碼模塊及運行極性偏差(Running?Disparity,RD)計算模塊，從而實現(xiàn)16b18b編碼模塊在一個時鐘延遲即可輸出結果；此外，基于新型的16b18b編碼模塊設計了雙通道并行冗余編碼器架構，消除了內(nèi)部RD依賴，實現(xiàn)真正的并行工作，無需內(nèi)部工作時鐘倍頻操作；傳入32位數(shù)據(jù)經(jīng)過改進的雙通道16b18b編碼器后可輸出36位的編碼數(shù)據(jù)。本發(fā)明與現(xiàn)有的技術方案相比：1)降低了編碼器內(nèi)部所需要的時鐘頻率，使得編碼器工作更穩(wěn)定；2)在400MHz時鐘頻率下，編碼速率可達到14.4Gbps；3)編碼模塊節(jié)省了中間計算過程，簡化了開發(fā)難度。

技術研發(fā)人員：熊太平,李小鵬,崔更申,吳明軍,曾必誠
受保護的技術使用者：桂林電子科技大學
技術研發(fā)日：
技術公布日：2025/1/9