本公開一般涉及網(wǎng)絡(luò)通信，具體涉及一種以太網(wǎng)連接信息獲取系統(tǒng)及獲取方法。

背景技術(shù)：

1、以太網(wǎng)數(shù)據(jù)收發(fā)前，網(wǎng)絡(luò)兩端的設(shè)備先要進(jìn)行鏈路連接，然后根據(jù)以太網(wǎng)連接信息進(jìn)行數(shù)據(jù)收發(fā)，以太網(wǎng)連接信息通常包括連接狀態(tài)和網(wǎng)絡(luò)速率。

2、現(xiàn)有技術(shù)通過cpu中的操作系統(tǒng)從phy芯片中獲取連接狀態(tài)和網(wǎng)絡(luò)速率，而cpu只能獲取與它連接的phy芯片，一般一個(gè)cpu只能連接一個(gè)或兩個(gè)phy芯片，對于帶有十幾個(gè)甚至幾十個(gè)phy芯片的交換機(jī)，無法實(shí)現(xiàn)獲取任意phy芯片的連接狀態(tài)和網(wǎng)絡(luò)速率。

技術(shù)實(shí)現(xiàn)思路

1、鑒于現(xiàn)有技術(shù)中的上述缺陷或不足，期望提供一種以太網(wǎng)連接信息獲取系統(tǒng)及獲取方法以解決上述問題。

2、本申請第一方面提供一種以太網(wǎng)連接信息獲取系統(tǒng)，包括fpga芯片和phy芯片，所述fpga芯片包括連接信息獲取模塊和smi讀寫模塊，所述phy芯片通過網(wǎng)線連接主機(jī)，所述smi讀寫模塊連接所述連接信息獲取模塊和所述phy芯片；

3、所述smi讀寫模塊用于將連接信息獲取模塊的讀指令轉(zhuǎn)換為smi接口的指令，并通過mdc和mdio兩個(gè)信號(hào)線傳輸?shù)剿鰌hy芯片，并將所述phy芯片返回的讀數(shù)據(jù)發(fā)送至所述連接信息獲取模塊，以使所述連接信息獲取模塊獲得連接狀態(tài)信息和網(wǎng)絡(luò)速率信息并對外輸出；所述讀指令包括第一讀請求信號(hào)或第二讀請求信號(hào)以及地址信號(hào)，所述第一讀請求信號(hào)用于請求所述連接狀態(tài)信息，所述第二讀請求信號(hào)用于請求所述網(wǎng)絡(luò)速率信息，所述地址信號(hào)用于指示所述phy芯片中連接狀態(tài)信息和網(wǎng)絡(luò)速率信息的位置。

4、根據(jù)本申請實(shí)施例提供的技術(shù)方案，所述phy芯片設(shè)有連接狀態(tài)寄存器和網(wǎng)絡(luò)速率寄存器，所述連接狀態(tài)寄存器用于寄存所述連接狀態(tài)信息，所述網(wǎng)絡(luò)速率寄存器用于寄存所述網(wǎng)絡(luò)速率信息。

5、根據(jù)本申請實(shí)施例提供的技術(shù)方案，所述地址信號(hào)包括第一地址信號(hào)或者第二地址信號(hào)，所述第一地址信號(hào)用于指示所述連接狀態(tài)寄存器的地址，所述第二地址信號(hào)用于指示所述網(wǎng)絡(luò)速率寄存器的地址。

6、根據(jù)本申請實(shí)施例提供的技術(shù)方案，所述phy芯片根據(jù)所述所述第一讀請求信號(hào)返回第一讀數(shù)據(jù)信號(hào)，所述phy芯片根據(jù)所述第二讀請求信號(hào)返回第二讀數(shù)據(jù)信號(hào)，所述第一讀數(shù)據(jù)信號(hào)用于所述連接信息獲取模塊讀取所述連接狀態(tài)信息，所述第二讀數(shù)據(jù)信號(hào)用于所述連接信息獲取模塊讀取所述網(wǎng)絡(luò)速率信息。

7、根據(jù)本申請實(shí)施例提供的技術(shù)方案，所述連接信息獲取模塊的功能通過一個(gè)狀態(tài)機(jī)實(shí)現(xiàn)。

8、本申請第二方面提供一種以太網(wǎng)連接信息獲取方法，基于如上所述的以太網(wǎng)連接信息獲取系統(tǒng)，包括：

9、所述連接信息獲取模塊判斷系統(tǒng)啟動(dòng)后，進(jìn)入連接狀態(tài)請求狀態(tài)；

10、所述連接信息獲取模塊發(fā)送第一讀請求信號(hào)至所述smi讀寫模塊，以使所述smi讀寫模塊將所述第一讀請求信號(hào)轉(zhuǎn)發(fā)至所述pyh芯片；所述連接信息獲取模塊跳轉(zhuǎn)至連接狀態(tài)讀取狀態(tài)；

11、所述連接信息獲取模塊判斷置于所述連接狀態(tài)讀取狀態(tài)時(shí)，發(fā)送所述第一地址信號(hào)至所述smi讀寫模塊，以使所述phy芯片根據(jù)所述smi轉(zhuǎn)發(fā)的所述第一地址信號(hào)讀取所述連接狀態(tài)信號(hào)，并在所述phy芯片讀取完成之后發(fā)送第一讀取完成信號(hào)和第一讀數(shù)據(jù)信號(hào)；

12、所述連接信息獲取模塊接收所述第一讀取完成信號(hào)并判斷為高電平時(shí)，跳轉(zhuǎn)至連接狀態(tài)檢查狀態(tài)；

13、所述連接信息獲取模塊判斷置于所述連接狀態(tài)檢查狀態(tài)時(shí)，根據(jù)所述第一讀數(shù)據(jù)信號(hào)判斷網(wǎng)絡(luò)是否已連接，若是則輸出連接狀態(tài)置高電平，若否則輸出連接狀態(tài)置低電平；所述連接信息獲取模塊跳轉(zhuǎn)至網(wǎng)絡(luò)速率請求狀態(tài)；

14、所述連接信息獲取模塊判斷置于所述網(wǎng)絡(luò)速率請求狀態(tài)時(shí)，發(fā)送第二讀請求信號(hào)至所述smi讀寫模塊，以使所述smi讀寫模塊將所述第二讀請求信號(hào)轉(zhuǎn)發(fā)至所述pyh芯片；所述連接信息獲取模塊跳轉(zhuǎn)至網(wǎng)絡(luò)速率讀取狀態(tài)；

15、所述連接信息獲取模塊判斷置于所述網(wǎng)絡(luò)速率讀取狀態(tài)時(shí)，發(fā)送所述第二地址信號(hào)至所述smi讀寫模塊，以使所述phy芯片根據(jù)所述smi讀寫模塊轉(zhuǎn)發(fā)的所述第二地址信號(hào)讀取所述網(wǎng)絡(luò)速率信號(hào)，并在所述phy芯片讀取完成之后發(fā)送讀取完成信號(hào)和第二讀數(shù)據(jù)信號(hào)；

16、所述連接信息獲取模塊接收所述第二讀取完成信號(hào)并判斷為高電平時(shí)，跳轉(zhuǎn)至網(wǎng)絡(luò)速率檢查狀態(tài)；

17、所述連接信息獲取模塊判斷置于所網(wǎng)絡(luò)速率檢查狀態(tài)時(shí)，根據(jù)所述第二讀數(shù)據(jù)信號(hào)得到實(shí)際網(wǎng)絡(luò)速率；所述連接信息獲取模塊跳轉(zhuǎn)至等待狀態(tài)，并在所述等待狀態(tài)持續(xù)第一預(yù)設(shè)時(shí)長之后跳轉(zhuǎn)至所述連接狀態(tài)請求狀態(tài)。

18、根據(jù)本申請實(shí)施例提供的技術(shù)方案，所述連接信息獲取模塊判斷系統(tǒng)啟動(dòng)后，進(jìn)入連接狀態(tài)請求狀態(tài)，包括：

19、所述連接信息獲取模塊判斷系統(tǒng)啟動(dòng)后，進(jìn)入空閑狀態(tài)；

20、所述連接信息獲取模塊判斷處于所述空閑狀態(tài)第一預(yù)設(shè)時(shí)長之后，跳轉(zhuǎn)至所述連接狀態(tài)請求狀態(tài)。

21、與現(xiàn)有技術(shù)相比，本申請的有益效果在于：本申請?zhí)峁┑囊蕴W(wǎng)連接信息獲取系統(tǒng)包括fpga芯片和phy芯片，fpga芯片又包括連接信息獲取模塊和smi讀寫模塊，通過連接信息獲取模塊發(fā)送讀指令并經(jīng)過smi讀寫模塊轉(zhuǎn)發(fā)至phy芯片，進(jìn)而從phy芯片中獲取連接狀態(tài)和網(wǎng)絡(luò)速率；由于fpga芯片可以實(shí)現(xiàn)和phy芯片建立一對多的聯(lián)系，所以本申請通過fpga芯片和phy芯片之間的聯(lián)系可實(shí)現(xiàn)從任意phy芯片中獲取連接狀態(tài)和網(wǎng)絡(luò)速率。

技術(shù)特征：

1.一種以太網(wǎng)連接信息獲取系統(tǒng)，其特征在于，包括fpga芯片（1）和phy芯片（2），所述fpga芯片（1）包括連接信息獲取模塊（11）和smi讀寫模塊（12），所述phy芯片（2）通過網(wǎng)線連接主機(jī)，所述smi讀寫模塊（12）連接所述連接信息獲取模塊（11）和所述phy芯片（2）；

2.根據(jù)權(quán)利要求1所述的以太網(wǎng)連接信息獲取系統(tǒng)，其特征在于，所述phy芯片（2）設(shè)有連接狀態(tài)寄存器和網(wǎng)絡(luò)速率寄存器，所述連接狀態(tài)寄存器用于寄存所述連接狀態(tài)信息，所述網(wǎng)絡(luò)速率寄存器用于寄存所述網(wǎng)絡(luò)速率信息。

3.根據(jù)權(quán)利要求2所述的以太網(wǎng)連接信息獲取系統(tǒng)，其特征在于，所述地址信號(hào)包括第一地址信號(hào)或者第二地址信號(hào)，所述第一地址信號(hào)用于指示所述連接狀態(tài)寄存器的地址，所述第二地址信號(hào)用于指示所述網(wǎng)絡(luò)速率寄存器的地址。

4.根據(jù)權(quán)利要求3所述的以太網(wǎng)連接信息獲取系統(tǒng)，其特征在于，所述phy芯片（2）根據(jù)所述所述第一讀請求信號(hào)返回第一讀數(shù)據(jù)信號(hào)，所述phy芯片（2）根據(jù)所述第二讀請求信號(hào)返回第二讀數(shù)據(jù)信號(hào)，所述第一讀數(shù)據(jù)信號(hào)用于所述連接信息獲取模塊（11）讀取所述連接狀態(tài)信息，所述第二讀數(shù)據(jù)信號(hào)用于所述連接信息獲取模塊（11）讀取所述網(wǎng)絡(luò)速率信息。

5.根據(jù)權(quán)利要求4所述的以太網(wǎng)連接信息獲取系統(tǒng)，其特征在于，所述連接信息獲取模塊（11）的功能通過一個(gè)狀態(tài)機(jī)實(shí)現(xiàn)。

6.一種以太網(wǎng)連接信息獲取方法，其特征在于，基于如權(quán)利要求5所述的以太網(wǎng)連接信息獲取系統(tǒng)，包括：

7.根據(jù)權(quán)利要求6所述以太網(wǎng)連接信息獲取方法，其特征在于，所述連接信息獲取模塊（11）判斷系統(tǒng)啟動(dòng)后，進(jìn)入連接狀態(tài)請求狀態(tài)，包括：

技術(shù)總結(jié)
本申請?zhí)峁┮环N以太網(wǎng)連接信息獲取系統(tǒng)及獲取方法，其中系統(tǒng)包括FPGA芯片和PHY芯片，F(xiàn)PGA芯片包括連接信息獲取模塊和SMI讀寫模塊，PHY芯片通過網(wǎng)線連接主機(jī)，SMI讀寫模塊連接連接信息獲取模塊和PHY芯片；SMI讀寫模塊用于將連接信息獲取模塊的讀指令轉(zhuǎn)換為smi接口的指令，并通過mdc和mdio兩個(gè)信號(hào)線傳輸?shù)絇HY芯片，并將PHY芯片返回的讀數(shù)據(jù)發(fā)送至連接信息獲取模塊，以使連接信息獲取模塊獲得連接狀態(tài)信息和網(wǎng)絡(luò)速率信息并對外輸出。本申請?zhí)峁┑囊蕴W(wǎng)連接信息獲取系統(tǒng)可通過FPGA芯片與多個(gè)PHY芯片配合，便于對任意PHY芯片連接狀態(tài)信息和網(wǎng)絡(luò)速率信息進(jìn)行讀取。

技術(shù)研發(fā)人員：湯曉磊
受保護(hù)的技術(shù)使用者：天津津航計(jì)算技術(shù)研究所
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9