本發(fā)明涉及半導體與集成電路，尤其涉及一種測試電路、測試系統(tǒng)及存儲系統(tǒng)。

背景技術(shù)：

1、芯片測試器(tester)是一種用于檢測集成電路(integrated?circuit，簡稱ic)和其他半導體器件功能和性能的設(shè)備。芯片測試器可以針對不同的應用需求，采用不同的技術(shù)實現(xiàn)測試，包括但不限于針對微控制器、現(xiàn)場可編程門陣列(field?programmable?gatearray，簡稱fpga)、單片機等作為核心控制單元的測試。近年來，針對高密度和復雜功能集成電路的芯片測試器出現(xiàn)了多種新的技術(shù)趨勢，包括以下一些技術(shù)點。

2、嵌入式測試技術(shù)，隨著系統(tǒng)級芯片(system?on?chip，簡稱soc)的復雜性增加，傳統(tǒng)的測試方法已不再適用。嵌入式測試技術(shù)允許在芯片設(shè)計階段就集成測試功能，這不僅可以提高產(chǎn)品質(zhì)量，還可以顯著縮短系統(tǒng)驗證、檢測和調(diào)試的時間。

3、低功耗設(shè)計，隨著集成電路向超深亞微米技術(shù)發(fā)展，傳統(tǒng)的動態(tài)功耗成為一大挑戰(zhàn)。低功耗設(shè)計思想通過減少測試過程中電路節(jié)點翻轉(zhuǎn)次數(shù)來實現(xiàn)，這對于保持低功耗的同時提高故障覆蓋率尤為重要。

4、并行測試和測試調(diào)度，為了應對高密度集成電路的測試時間長和資源沖突問題，采用了并行測試技術(shù)和有效的測試調(diào)度算法。這些技術(shù)可以在保證測試效率的同時，合理分配測試資源，減少整體測試時間。

5、然而，現(xiàn)有的芯片測試系統(tǒng)的測試速度任亟待提高。

技術(shù)實現(xiàn)思路

1、本發(fā)明的主要目的是提供一種測試模塊、測試系統(tǒng)及存儲系統(tǒng)，旨在縮短芯片測試系統(tǒng)的測試速度。

2、為實現(xiàn)上述目的，本發(fā)明技術(shù)方案提出一種測試電路，包括：異步控制模塊，被配置為接收若干組初始化地址信息；邏輯算法向量生成模塊，與所述異步控制模塊耦接，自所述異步控制模塊異步獲取所述若干組初始化地址信息，對各組所述初始化地址信息進行處理，以異步輸出若干組測試地址信息，每組所述測試地址信息與一組所述初始化地址信息對應；錯誤信息存儲模塊，被配置為接收響應于各組所述測試地址信息的測試數(shù)據(jù)信息。

3、在一些實現(xiàn)方式中，所述若干組初始化地址信息的數(shù)量為n；所述若干組初始化地址信息包括第i組初始化地址信息以及第i+1組初始化地址信息，所述i和n為自然數(shù)，且i+1≤n；邏輯算法向量生成模塊被配置為依次自所述異步控制模塊獲取所述n組初始化地址信息，對各組所述初始化地址信息進行處理后，依次輸出與各組初始化地址信息對應的測試地址信息，包括：自所述異步控制模塊獲取所述第i組初始化地址信息，對所述第i組初始化地址信息進行處理后，輸出第i組測試地址信息；在輸出所述第i測試地址信息后，自所述異步控制模塊獲取所述第i+1組初始化地址信息，對所述第i+1組初始化地址信息進行處理后，輸出第i+1組測試地址信息。

4、在一些實現(xiàn)方式中，所述錯誤信息存儲模塊被配置為：在所述邏輯算法向量生成模塊對所述第i+1組初始化地址信息進行處理時，接收所述第i組測試數(shù)據(jù)信息。

5、在一些實現(xiàn)方式中，所述異步控制模塊還包括邏輯單元和異步緩存單元，所述異步緩存單元用于存儲所述初始化地址信息，所述邏輯單元被配置為：當所述異步緩存單元存儲大于等于m組初始化地址信息時，輸出中斷信號，所述m為所述異步緩存單元所能存儲的所述初始化地址信息的限制組數(shù)量；當所述邏輯單元輸出所述中斷信號之后，所述異步緩存單元接收下一批的所述初始化地址信息。

6、在一些實現(xiàn)方式中，所述錯誤信息存儲模塊被配置為：在所述異步控制模塊接收所述下一批的所述初始化地址信息時，輸出所述m組初始化地址信息所對應的所述測試數(shù)據(jù)信息中的至少一組。

7、在一些實現(xiàn)方式中，所述錯誤信息存儲模塊還被配置為接收與各組所述測試數(shù)據(jù)信息對應的測試地址信息；所述錯誤信息存儲模塊還包括：地址信息存儲單元，與所述異步控制模塊耦接，被配置為接收或輸出所述測試地址信息；錯誤數(shù)據(jù)存儲單元，被配置為接收或輸出響應于各組所述測試地址信息的測試數(shù)據(jù)信息。

8、在一些實現(xiàn)方式中，所述錯誤信息存儲模塊的數(shù)量至少為2個，所述錯誤信息存儲模塊還被配置為：在接收所述第i+1組測試數(shù)據(jù)信息和所述第i+1組測試地址信息時，輸出所述第i組測試數(shù)據(jù)信息和所述第i組測試地址信息。

9、在一些實現(xiàn)方式中，所述異步控制模塊還包括鎖存器，所述鎖存器與所述邏輯算法向量生成模塊耦接，所述鎖存器被配置為自所述邏輯算法向量生成模塊依次接收若干組所述測試地址信息。

10、在一些實現(xiàn)方式中，所述異步控制模塊還包括接口單元，所述接口單元與所述錯誤信息存儲模塊耦接，所述接口單元被配置為：將若干組所述測試地址信息依次傳輸予所述錯誤信息存儲模塊。

11、相應的，本發(fā)明技術(shù)方案還提出一種測試系統(tǒng)，包括：控制模塊，被配置為輸出若干組初始化地址信息；如上述任一項所述的測試電路，與所述控制模塊耦接，被配置為接收若干組初始化地址信息，對若干組所述初始化地址信息進行異步處理，以輸出與各組所述初始化地址信息對應的測試地址信息；待測模塊，與所述測試電路耦接，被配置為異步接收若干組所述測試地址信息，基于各組所述測試地址信息進行處理，以異步輸出與各組所述測試地址信息對應的測試數(shù)據(jù)信息；所述測試電路還被配置為將各組所述測試數(shù)據(jù)信息和對應的所述測試地址信息反饋予所述控制模塊。

12、相應的，本發(fā)明技術(shù)方案還提出一種存儲系統(tǒng)，包括：控制模塊，被配置為輸出若干組初始化地址信息；如上述任一項所述的測試電路，與所述控制模塊耦接，被配置為接收若干組初始化地址信息，對若干組所述初始化地址信息進行異步處理，以輸出與各組所述初始化地址信息對應的測試地址信息；存儲模塊，與所述測試電路耦接，被配置為異步接收若干組所述測試地址信息，基于各組所述測試地址信息進行處理，以異步輸出與各組所述測試地址信息對應的測試數(shù)據(jù)信息；所述測試電路還被配置為將各組所述測試數(shù)據(jù)信息和對應的所述測試地址信息反饋予所述控制模塊。

13、與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下有益效果：

14、在本申請技術(shù)方案的測試電路中，通過設(shè)置與邏輯算法向量模塊耦接的異步控制模塊，使所述異步控制模塊存儲多組初始化地址信息，從而使所述邏輯算法向量生成模塊在輸出前一組測試地址信息之后，能夠直接從所述異步控制模塊中獲取后一組初始化地址信息進行處理，有利于減少所述邏輯算法向量生成模塊的空置時長，進而縮短測試時長、提高測試效率。另一方面，使所述錯誤信息存儲模塊能夠同時存儲前一組測試數(shù)據(jù)信息和后一組組測試數(shù)據(jù)信息，從而能夠使所述錯誤信息存儲模塊能夠在接收后一組測試數(shù)據(jù)信息的同時，向控制模塊輸出前一組測試數(shù)據(jù)信息，從而使所述測試電路自所述邏輯算法向量生成模塊接收初始化地址信息、至錯誤信息存儲模塊輸出測試數(shù)據(jù)信息的過程中形成數(shù)據(jù)流水線，從而減少所述測試電路中各模塊發(fā)生空置的時長，進而縮短測試時長、提高測試效率。

技術(shù)特征：

1.一種測試電路，其特征在于，包括：

2.如權(quán)利要求1所述的測試電路，其特征在于，所述若干組初始化地址信息的數(shù)量為n；所述若干組初始化地址信息包括第i組初始化地址信息以及第i+1組初始化地址信息，所述i和n為自然數(shù)，且i+1≤n；

3.如權(quán)利要求2所述的測試電路，其特征在于，所述錯誤信息存儲模塊被配置為：在所述邏輯算法向量生成模塊對所述第i+1組初始化地址信息進行處理時，接收第i組測試數(shù)據(jù)信息。

4.如權(quán)利要求1所述的測試電路，其特征在于，所述異步控制模塊還包括邏輯單元和異步緩存單元，所述異步緩存單元用于存儲所述初始化地址信息，所述邏輯單元被配置為：

5.如權(quán)利要求4所述的測試電路，其特征在于，所述錯誤信息存儲模塊被配置為：在所述異步控制模塊接收所述下一批的所述初始化地址信息時，輸出所述m組初始化地址信息所對應的所述測試數(shù)據(jù)信息中的至少一組。

6.如權(quán)利要求1所述的測試電路，其特征在于，所述錯誤信息存儲模塊還被配置為接收與各組所述測試數(shù)據(jù)信息對應的測試地址信息；所述錯誤信息存儲模塊還包括：

7.如權(quán)利要求6所述的測試電路，其特征在于，所述錯誤信息存儲模塊的數(shù)量至少為2個，所述錯誤信息存儲模塊還被配置為：在接收第i+1組測試數(shù)據(jù)信息和第i+1組測試地址信息時，輸出第i組測試數(shù)據(jù)信息和第i組測試地址信息。

8.如權(quán)利要求1所述的測試電路，其特征在于，所述異步控制模塊還包括鎖存器，所述鎖存器與所述邏輯算法向量生成模塊耦接，所述鎖存器被配置為自所述邏輯算法向量生成模塊依次接收若干組所述測試地址信息。

9.如權(quán)利要求8所述的測試電路，其特征在于，所述異步控制模塊還包括接口單元，所述接口單元與所述錯誤信息存儲模塊耦接，所述接口單元被配置為：

10.一種測試系統(tǒng)，其特征在于，包括：

11.一種存儲系統(tǒng)，其特征在于，包括：

技術(shù)總結(jié)
本發(fā)明公開一種測試電路、測試系統(tǒng)及存儲系統(tǒng)。所述測試電路包括：異步控制模塊，被配置為接收若干組初始化地址信息；邏輯算法向量生成模塊，與所述異步控制模塊耦接，自所述異步控制模塊異步獲取所述若干組初始化地址信息，對各組所述初始化地址信息進行處理，以異步輸出若干組測試地址信息，每組所述測試地址信息與一組所述初始化地址信息對應；錯誤信息存儲模塊，被配置為接收響應于各組所述測試地址信息的測試數(shù)據(jù)信息。所述測試電路、測試系統(tǒng)及存儲系統(tǒng)能夠縮短芯片測試系統(tǒng)的測試速度。

技術(shù)研發(fā)人員：彭聰
受保護的技術(shù)使用者：新存科技（武漢）有限責任公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9