專利名稱：具有最佳緩沖存貯器的混合時分復(fù)用交換系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于在幾個入局時分復(fù)用器和幾個出局時分復(fù)用器之間交換數(shù)據(jù)字塊的系統(tǒng)。
在每個復(fù)用器中的字塊可以是同步電路方式的字塊和/或異步分組方式的字塊，并且都是固定長度的。在同一通信電路上的同步字塊的復(fù)用器的幀頻周期性地傳送。在同一通信電路上的異步字塊在各復(fù)用器中分散地傳送。由以八位位組分組為先導(dǎo)組成的字塊，既適用于電路方式通信，又適用于分組方式通信。
在這樣一種交換系統(tǒng)的輸入端，在入局復(fù)用器中檢出數(shù)據(jù)塊，并在一個入局超復(fù)用器中進行復(fù)用。交換操作與字塊中的內(nèi)容無關(guān)。如像在1986年7月29日出版的美國專利NO4603416中所描述的那樣，當復(fù)用僅傳送同步字塊或僅傳送異步字塊時，被檢出和被復(fù)用的字塊隨著它們的到達，寫入一個緩沖存貯器;并分別根據(jù)入局復(fù)用器地址中時間的序號和/或該字塊所要傳送到出局復(fù)用器地址的序號相繼讀出。
如像在1987年2月27日申請的，發(fā)明人為J·FRANCOIS，J.P.QUINQUIS和M.SERVEL的法國專利申請NO87-02892(尚未公開，并與1988年2月申請的美國專利申請×××××相同)中所描述的那樣，當復(fù)用器既傳送同步數(shù)據(jù)塊又傳送異步數(shù)據(jù)塊時，超復(fù)用器中的同步數(shù)據(jù)塊和異步數(shù)據(jù)塊隨著他們的到達，連續(xù)地寫入第一和第二緩沖存貯器。在該操作中，對同步字塊和異步字塊進行選擇，同步字塊根據(jù)在被占用的出局復(fù)用器中地址周期時間段從第一緩沖存貯器中讀出，而異步字塊則根據(jù)在一個出局復(fù)用器中仍未被異步字塊占用的時段從第二緩沖存貯器中讀出。
無論何種類型的交換系統(tǒng)，如像具有緩沖存貯器的PCM時分交換系統(tǒng)一樣，應(yīng)當寫入的被檢出的各字塊的那些緩沖存貯器單元的地址是由時基周期性地提供的。例如，有三個輸出的數(shù)據(jù)字塊，在入局復(fù)接器中它們之間分別相隔兩個和五個空數(shù)據(jù)塊，稱作空白字塊或空白時隙，第一個數(shù)據(jù)塊寫入一個其地址為K的緩沖存貯器單元之中，K為1至該緩沖存貯器的字塊單元數(shù)目之間的一個整數(shù)，第二個數(shù)據(jù)字塊其地址為K+3的單元之中，第三個數(shù)據(jù)字塊其地址為K+9的單元之中。地址為K+1、K+2及K+4至K+8的各中間單元未被占用仍保持空間，并且具有在下一個尋址周期，如果從入局超復(fù)用器送來的數(shù)據(jù)字塊的時間與這些空白單元的被寫尋址時間分別相同時，才能被占用。
緩沖存貯器的這種循環(huán)寫尋址方式主要有以下缺點應(yīng)當清楚，要寫入的數(shù)據(jù)字塊是分散分布的，緩沖存貯器中的未被占用的單元數(shù)目平均來說是比較大的。對于只交換異步字塊的系統(tǒng)，緩沖存貯器的容量不取決于從超復(fù)用器送來的已輸出字塊的平均速率，而取決于入局復(fù)用器和出局復(fù)用器中更大的字塊平均速率，以便在應(yīng)用場合丟失最少數(shù)目的數(shù)據(jù)字塊。對于現(xiàn)有同步字塊又有異步字塊的混合系統(tǒng)，兩個緩沖存貯器中每個的容量至少等于復(fù)用幀中時間段數(shù)目與入局和出局復(fù)用器數(shù)目的乘積，即至少等于超復(fù)用器的一幀中的時間段數(shù)目，以便能夠周期性地將同步字塊寫入同一通信電路中。
此外，在混合交換系統(tǒng)中，由于采用兩個緩沖存貯器，未被占用的存貯單元的平均數(shù)目要乘以2。
所以，交換系統(tǒng)的成本直接地取決于緩沖存貯器，因而取決于緩沖存貯器的容量。
本發(fā)明的主要目的是減小數(shù)據(jù)字塊交換系統(tǒng)中，主要是異步或混合型交換系統(tǒng)中的緩沖存貯器的容量。附帶指出，由于這一減小，有可能將緩沖存貯器與復(fù)用入局復(fù)用器的字塊輸入裝置和分割在緩沖存貯器中讀出的，并傳送到出局復(fù)用器的字塊的輸出裝置集成在一起。
因此，用于在多個入局復(fù)用器和多個出局復(fù)用器之間交換數(shù)據(jù)字塊的實施本發(fā)明的一個交換系統(tǒng)包括輸入裝置，用來在入局復(fù)用器中檢測出數(shù)據(jù)字塊，從而將檢測出的字塊復(fù)用為多路復(fù)用的字塊;緩沖存貯裝置，包含有存貯多路復(fù)用字塊用的字塊存貯單元，寫尋址裝置，用來導(dǎo)出字塊單元的地址，從而把多路復(fù)用的字塊寫入寫尋址的字塊單元;讀尋址裝置，用來存貯囪爸返淖摯櫚ピ牡刂罰⒁攬砍鼉指從悶韉牡刂罰ㄒ研醋摯櫸峙涓酶從悶鰨├窗才耪廡┑刂罰傭臉齪透從靡研醋摯櫚揭桓齠磷摯?，壹s胺指疃臉鱟摯椴⒔譴偷窖爸煩鼉指從悶韉淖爸謾 寫尋址裝置包括當已檢測到數(shù)據(jù)字塊時在空閑緩沖存貯裝置中，選擇一個空閑的字塊單元的地址的裝置，從而將這一檢測到的字塊寫入選中的空閑單元，空單元地址的選擇是根據(jù)字塊單元地址相繼完成的，該字塊地址是從讀選址裝置送來的，當讀出存貯的字塊時，再送到選擇裝置。
因此，根據(jù)本發(fā)明，要寫入數(shù)據(jù)字塊的緩存裝置單元不是循環(huán)地進行寫尋址，而是從當字塊寫入時為空間的那些緩存裝置的單元中選取。選擇裝置持續(xù)地監(jiān)視所有緩存裝置單元的忙、閑狀態(tài)，以便不斷地為要寫入的字塊提供空閑單元的地址?？臻e單元的地址在寫入字塊后，便由另一個空閑單元的地址所替代。對于點對點的通信，現(xiàn)正被已寫入字塊占用的單元，在該字塊的第一次讀操作后，便被釋放;對于多點通信，則在該字塊的最后一次讀操作后予以釋放。如像現(xiàn)有技術(shù)一樣，已釋放的單元可以立即再用來寫另一個入局字塊，而不必等待時基在一個完整的緩存裝置尋址周期之后，產(chǎn)生已釋放的單元地地。
在這些條件下，緩存裝置的容量直接取決于入局超復(fù)用器中數(shù)據(jù)字塊的平均速率。參照上面引用過的例子，如果地址為K至K+9的各單元以地址的升序進行選擇，則地址為K、K+1和K+2的單元存貯上述的第一、第二和第三個已輸出的數(shù)據(jù)字塊;如果具有地址1至K+1的單元中，只有地址為K和K+1的單元在從入局超復(fù)用器送來第四個數(shù)據(jù)塊之前釋放，則這一第四字塊便寫入地址為K的單元。
根據(jù)本發(fā)明的一個方面，交換系統(tǒng)設(shè)計用來交換數(shù)據(jù)字塊，同時還與多點通信有關(guān)。對于多點通信，一個數(shù)據(jù)字塊的讀次數(shù)與須接該數(shù)據(jù)字塊的尋址出局復(fù)用器的數(shù)目一致，寫有該數(shù)據(jù)字塊的那個緩存裝置單元，在該字塊最后一次讀操作之后，即在nbm次讀操作之后才釋放，其中nbm表示出局復(fù)用器的號碼。
為此目的，寫尋址裝置包括指示出局復(fù)用器編號的裝置，存于緩存裝置單元的數(shù)據(jù)塊還要分別送到該裝置中。
當一個字塊寫入一個單元之后，該存有該字塊的單元的次數(shù)等于該字塊的出局復(fù)用器的地址的預(yù)定編號，并根據(jù)從讀尋址裝置送來的每一單元的每一讀地址遞減一次，一旦上述編號到零，由指示裝置將已存有上述字塊的上述單元的釋放通知選擇裝置。
根據(jù)本說明書其余部分中所詳細描述的一個優(yōu)選實施例，參照上面提及的法國專利NO87-02892，一個交換系統(tǒng)是混合型的，并包括以下組成部分。
輸入裝置，用來在上述入局復(fù)用器的各幀中檢測出各種數(shù)據(jù)塊，并將檢測的各數(shù)據(jù)字塊復(fù)用為多路復(fù)用字塊;
第一緩存裝置，用來在第一字塊單元中存貯檢測出的并予以復(fù)用的字塊;
第二緩存裝置，用來在第二字塊單元中存貯檢測出的并予以復(fù)用的字塊;
輸出裝置，用來復(fù)接存貯在第一和第二緩存裝置中的同步和異步字塊，并根據(jù)它們的收信地將它們傳送到各出局復(fù)用器，從而形成出局的復(fù)用器的幀;
寫入裝置，用來導(dǎo)出字塊單元的地址，從而將每個檢出的并予以復(fù)用的字塊寫入第一和第二存貯單元;
第一讀出裝置，通過比較其中寫有同步字塊的第一單元的地址與由同步字塊占用的一個出局復(fù)用器時間段的至少一個識別數(shù)字之間的一致性，接收其中寫有同步字塊的第一元的地址，以便讀出每個已存貯著的同步字塊;
幾個第二讀裝置，分別指是各出局復(fù)用器，并由寫裝置進行尋址，通過比較其中寫有異步字塊的第二單元的地址與尋址出局復(fù)用器的識別數(shù)字的一致性，接收其中寫入并存有異步字塊的第二單元的地址，以便讀出每個存貯的異步字塊;
根據(jù)本發(fā)明，在這一混合交換系統(tǒng)中，第一和第二緩存裝置包括一個緩沖存貯器，該存貯器能夠同樣地存貯所檢出的并復(fù)接的同步字塊和異步字塊的字塊存貯單元，及寫入裝置包括這樣的裝置，當檢測出一個數(shù)據(jù)塊后，便選擇緩沖存貯器中的一個空閑字塊單元的寫地址，從而將這一檢出的數(shù)據(jù)字塊寫入所選擇的空閑單元之中。一個空閑單元地址的選擇，是根據(jù)當分別讀出在緩沖存貯器中存有同步和異步字塊時，從第一和第二讀裝置送來的字塊單元地址，相繼完成的。
這樣看來，實施本發(fā)明的混合交換系統(tǒng)包含一個緩沖存貯器，其容量小于根據(jù)法國專利申請NO87-02892的一套兩個緩沖存貯器的容量的一半，這就大大降低了本交換系統(tǒng)的成本。
當能夠?qū)⒃搯蝹€緩沖存貯器與分別包括在輸入和輸出裝置中的輸入和輸出旋轉(zhuǎn)矩陣集成在一起后，其成本會更為降低?？梢韵氲剑@些使字塊的八位位組同時交換的旋轉(zhuǎn)矩陣與常規(guī)的串/并和并/串交換的復(fù)用器和分路器相比，具有以高速率處理數(shù)據(jù)塊的優(yōu)點，對于視頻通信尤為顯著。
緩沖存貯器的容量降低也解決了在系統(tǒng)內(nèi)部互連過荷的問題，由于集成技術(shù)，還顯著地優(yōu)化了緩沖存貯器單元的寫，讀操作速度。
根據(jù)下面對本發(fā)明的幾個優(yōu)選實施例及其相應(yīng)附圖的詳細描述，本發(fā)明的上述的和其他的目的、特性及優(yōu)點將是十分清楚的。附圖包括

圖1表示入局或出局復(fù)幀中的一個混合幀;
圖2是實施本發(fā)明的一種混合交換系統(tǒng)的方框圖;
圖3是讀尋址緩沖存貯器及控制電路和讀字塊轉(zhuǎn)移控制電路的詳細方框圖，兩者都包括在該混合交換系統(tǒng)中;
圖4詳盡地表示出有關(guān)在各讀字塊中各第一八位位組的第一轉(zhuǎn)移控制電路和緩沖存貯器與混合系統(tǒng)中輸出旋轉(zhuǎn)矩陣的相互連接;
圖5詳盡地表示出另一種轉(zhuǎn)移控制電路;
圖6是混合交換系統(tǒng)中所包括的管理和寫尋址電路的緩沖存貯器的詳細方框圖。
在實施本發(fā)明的交換系統(tǒng)中入局或出局時間復(fù)用器具有如圖1所示的幀結(jié)構(gòu)，在說明書的其余部分都會涉及此圖。該復(fù)用器傳送占用連續(xù)的時間段的若干個16-八位位組的字塊。例如，當復(fù)用器速率為280Mbit/s時，在0.457us時間中傳送一個16-八位位組的字塊，相當于一個八位位組的周期為28.57ns。
實際上，復(fù)用器的幀是混合的，也就是說，它既包括來自電路方式傳送信道，例如傳送話言的信道;也包括來自分組方式傳送信道的異步數(shù)據(jù)塊。根據(jù)規(guī)定，同步數(shù)據(jù)塊占用幀中具有預(yù)先確定序號的各時間段，如第二時間段IT1，而異步數(shù)據(jù)塊，即所謂分組數(shù)據(jù)塊，則是以實際地分散方式占用其余各時間段，例如幀中的時間段IT2，IT3，然后，在同一幀中可以包含在相同通信方向上的幾個數(shù)據(jù)塊，或者要在一個或幾個出局復(fù)用器中重發(fā)的相同報文中的幾個數(shù)據(jù)塊，而其余一些數(shù)據(jù)塊在時間上是被分隔開的。這會導(dǎo)致一幀中的某些異步數(shù)據(jù)塊可以不含數(shù)據(jù)，因而被稱為“空白字塊”，但是，空白字塊具有預(yù)定的各分組字塊所不能仿制的組合格式，以便用作同步。
根據(jù)圖1所示的幀結(jié)構(gòu)，一幀包括69個16-八位位組的字塊，占用時間段為IT0至IT68;然而，也可以是其他任何幀長，諸如字塊段為64、65、……72的幀，字塊數(shù)可以不是以2為底的冪，幀中的第一時間段IT0含有一個幀同步字塊，也可做幀定位或成幀字塊或成幀字，具有如下位組合格式0000111100110011……00110011。而且，可以僅把這個第一時間段IT0的一部分(例如一半)指定為定位格式000011110011……0011，并可以將其另一半指定為其他信息。一個空白字塊，而所謂分組同步字塊，如時間段IT2的字塊，其有如下格式0000111101010101……01010101，其中第一個八位位組與幀同步字塊的第一個八位位組相同，相當于十六進制碼的“OF”，并形成一個同步標志，其后是一系統(tǒng)充填位“01”對。對于異步字塊而言，如在時間段IT3中的異步字塊，包含形成該字塊標志的第一個八位位組和15個數(shù)據(jù)八位位組。異步字塊的標志組成分組信道的一個標識符，其中將預(yù)定的位數(shù)指定為復(fù)用器的識別和交換系統(tǒng)以及其他可能后繼的輔助交換系統(tǒng)出局傳輸信道的識別。因此，在同一信道中各異步字塊具有相同的特定標志，當在交換系統(tǒng)中進行交換之后，該標志被另一標志所代替，從而將該字塊傳送到另外一個主或輔助交換系統(tǒng)。
如圖2所示，該混合交換系統(tǒng)設(shè)計用于交換從16個入局復(fù)用器E0至E15來到16個出局復(fù)用器S0到S15去的數(shù)據(jù)字塊。該系統(tǒng)主要包括，在主緩沖存貯器MT輸入側(cè)的16個輸入電路CEO至CE15，一個輸出旋轉(zhuǎn)矩陣MRS和16個并/串轉(zhuǎn)換器P/S0到P/S15，以及根據(jù)通信的需要，用于保證在緩沖存貯器中分組信息的寫入和讀出的裝置，諸如，一個寫控制存貯器MCE，一個標志翻譯存貯器MMTR，一個讀尋址和控制電路CAL;以及一個緩沖存貯器管理和寫尋址電路CAE。
該交換系統(tǒng)還包括一個時基BT，其中含有一個具有頻率為復(fù)用器速率整數(shù)倍的本地時鐘。具體講，時基BT包含有分頻器和計數(shù)器器，通過第一輸出端產(chǎn)生一個復(fù)用器中的八信頻的時鐘信號H;通過四個輸出端BT0至BT3，每隔信號H的十六個周期產(chǎn)生四位多路復(fù)用地址字e，同時通過一個反相器電路1NV產(chǎn)生e的反碼字e，并通過輸出端BT0至BT3及七個其他輸出端BT4至BT10產(chǎn)生一個11位出局時間段地址字AITS。字e和AITS傳送到八信頻H。時基按照相當于16個多路復(fù)用器復(fù)用的69×16＝1104的一個幀周期，以每個多路復(fù)用器和每個幀周期69個入局時間段或字塊的速率工作，以便形成第一讀控制存貯器MCL1的讀地址，這種設(shè)計用作被寫入緩沖存貯器的數(shù)據(jù)字塊的讀控制，這一點將在后面看清楚，字e和e逐次地變化，從0到15和從15到0，并分別形成入局和出局多路復(fù)用器的地址。字AITS從0到1103變化。
輸入電路CE0到CE15的基本任務(wù)是在入局復(fù)用器E0至E15同步復(fù)用之前，使它們的各幀同步。實際上，在入局復(fù)用器的各數(shù)據(jù)字塊中的標志不是預(yù)先同時加到電路CE0至CE15輸入端的。這種同步是借助于異步字塊的標志來完成的，即借助于它仍在空白字塊的檢測之后的定位來完成的。然而，電路CE0到CE15是設(shè)計用來通過檢測幀同步字塊產(chǎn)生在每個入局復(fù)用器的每一幀的各字塊的七位順序號的，同時還用于從各幀中提取空白的字塊，該空白字塊不從輸入電路傳送到輸出端。
輸入電路CE0至CE15中的每一個均與在已經(jīng)引用的法國專利NO87-02892中所描述的，并與示于圖4的那種輸入電路相同。該輸入電路主要包括一個上述專利的圖5所示的幀控制和同步電路，用于每字塊起始、指示各幀的空白字塊序號和恢復(fù)八信頻的信令，及在美國專利NO4603416中或歐州專利NO0113307中詳細描述的串/并變換器、先入先出(FIFO)排隊和邏輯排隊尋址電路。因此CE0至CE15的每個輸入電路包括一個有8+7+1＝16并行位的字隊列，包個字包括一個八位位組，和一個分組序號分組(當上述八位位組為其第一分組八位位組時)。各數(shù)據(jù)八位位組和分組序號分別通過八線總線d0至d15和T線總線N0至N15由輸入電路CE0到CE15傳送到矩陣MRE。然而，根據(jù)法國專利申請NO87-02892，或根據(jù)美國專利NO-4603416的圖5，在總線d0到d15的幀中具有相同序號的各八位位組要以八位位組時鐘H的速率順序傳送，在特定的情況下，這種由所謂并行-對角線變換產(chǎn)生的移位，需要將標號從總線d0至d15移位到下一總線d1到d15，d0具有的持續(xù)時間等于該八位位組周期的持續(xù)時間。這種移位是通過循環(huán)選擇電路AIG，例如一個輸入為狀態(tài)“府”的多路分路器來實現(xiàn)的。循環(huán)選擇電路接收由時基BT送來的字e，并導(dǎo)出具有字塊頻率和順序延遲一個八位位組周期的各種信號。
旋轉(zhuǎn)矩陣MRE和MRS起的作用與在法國專利申請NO87-02892或美國專利4603416中所述的旋轉(zhuǎn)矩陣相同。旋轉(zhuǎn)矩陣MRE和MRS具有旋轉(zhuǎn)控制輸入端，從0到15和從15到0循環(huán)變化著的字e和e分別加到各自的輸入端，并分別隱含地識別入局和出局受接器的序號。
在矩陣MRE中，旋轉(zhuǎn)發(fā)生在8+7＝15位上，以便首先在7線輸出總線DS中，以與復(fù)用字塊的第一八位位組同步的方式，傳送字塊序號，該復(fù)用字塊是由后八線總線D0傳送的;而后，在十六條八線總線D0至D15中每個字塊的16個八位位組形成一個接至緩沖存貯器的入局超復(fù)用器。如果i表示分組字塊中一個八位位組的序號，j表示一個入局復(fù)用器的序號，其中i和j為0至15范圍內(nèi)的整數(shù)，則在從總線dj送來的字塊中具有序號i的八位位組由總線Di進行傳送，并在信號H的一個八位位組周期之后，接在這同一個字塊中具有序號i-1且由輸出總線D(i-1)傳送的八位位組之后。在總線d0至d15的時間偏移的各幀中，在相同序號的各字塊中，具有序號i的所有八位位組由總線Di進行傳送，在總線dj中的八位位組接在總線d(j-1)中的八位位組之后，下面將會發(fā)現(xiàn)，輸出旋轉(zhuǎn)矩陣完成相反的操作，以便使從緩沖存貯器輸出的各字塊“去對角化”。
緩沖存貯器MT包含16中緩沖子存貯器MT0到MT15?？偩€D0通過一個8并行級標志寄存器RETI與一個標志復(fù)用器METI的8個第一輸入端相連。復(fù)用器METI的8個輸出端將第一八位位組加到第一緩沖子在貯器MT0的數(shù)據(jù)輸入端。第一存貯的八位位組是從總線D0直接來的同步字塊的第一八位位組，而各異步字塊的新標志在翻譯存貯器MTR中讀出。當一個同步字塊要寫入緩沖存貯器MT時，寄存器RETI補償標志翻譯時間。矩陣MRE的其余輸出總線D1到D15分別直接與尋存貯器MT1到MT15的數(shù)據(jù)輸入端相連接。
如圖2所示，與每個子存貯器MT0至MT15相聯(lián)的有，寫地址寄存器RAE0至RAE15，讀地址寄存器RAL0至RAL15和地址復(fù)用器Mx0至Mx15，地址復(fù)用器與兩個讀地址寄存器的輸出端相連接，并以時鐘H的節(jié)拍將寫地址和讀地址送到子存貯器。寄存器RAE0至RAE15與來自電路CAE的一條自由單元寫地址總線ade相串接。然而，為了維持由于寄存器RTI引起的延遲，每一字塊的前兩個八位位組的寫操作是同時進行的，因此，寄存器RAE0的輸出端可以直接與寄存器RAE2的輸入端相連接，寄存器RAE1是不存在的。同樣，寄存器RAL0到RAL15與來自電路CAL的字塊讀地址總線ADL相串連。所有上述寄存器接收八位位組信號H，以便根據(jù)入局超復(fù)用器的總線D0至D15中字塊八位位組的“平行對角”位移，在連續(xù)16個八位位組周期中，寫入或讀出同一數(shù)據(jù)字塊中的各八位位組。以同樣的方法，可以推斷出子存貯器的讀寫尋址，與各自的寫地址ade和讀地址ADL無關(guān)。因此，雖然在緩沖存貯器中入局字塊是以對角方式存在的，但它們是以正交空間方式寫入子存貯器的。
緩沖子存貯器MT0至MT15分別存貯一個數(shù)據(jù)塊的十六個八位位組。因為在每個子存貯器中選擇一個八位位組的子單元，印在存貯器MT中的16-子單元的單元是動態(tài)的，又因剛剛釋放的一個單元可以立即再用來寫另一個入局字塊，所以這樣可以滿足將存貯器MT形成每幀64個字塊，并通過復(fù)用使由于存貯器MT容量不夠而使丟失字塊的概率很低。因此，每個子存貯器MT0至MT15含有64×16＝1024個1-八位位組的單元，這一數(shù)目比數(shù)目等于1104的幀字塊數(shù)要小的多。
每個緩沖存貯器MT0-MT15的八個數(shù)據(jù)輸出端，通過各自的轉(zhuǎn)移電路CTR0-CTR15，分別與輸出旋轉(zhuǎn)矩陣MRS的8線輸入總線F0-F15相連接。各轉(zhuǎn)移電路各自與電路CAL的兩條輸出線相連接，CAL電路傳送S/A和S/Y信號，這兩個信號設(shè)計用作幀同步字塊，或送入出局復(fù)用器的空白字塊。從矩陣MRS來的八線輸出總線G0-G15分別經(jīng)過并一串變換器P/S0-P/S-15向復(fù)用器S0-S15傳送數(shù)據(jù)塊。如在輸入總線d0-d15中一樣，在不同總線G0-G15中的數(shù)據(jù)字塊具有自一條總線到下一條總線移位一個八位位組周期的標志。
現(xiàn)在繼續(xù)對字塊和標志的寫控制裝置MCE+MTR和電路CAL進行描述，由路CAL的結(jié)構(gòu)盡管與在法國專利申請NO87-02892中所描述的那種電路十分相似，但在關(guān)于各種連接和與緩沖存貯器管理及寫尋址電路CAE互相依存的功能方面有顯著的不同。這里要描述的正是本發(fā)明的主要目的。
又如圖2所示，交換控制單元UCC通過總線BUs與存貯器MCE、MTR和包含在電路CAL中的第一存貯器MCL1的數(shù)據(jù)及寫尋址輸入端相連接。該交換單元UCC監(jiān)控經(jīng)由交換系統(tǒng)該交換系統(tǒng)的電路方式和分組方式通信的運行，其作用是向在入局復(fù)用器中所檢測到的和由特定標志識別到的字塊發(fā)信令。隨著更多通信的建立或原有通信的釋放，交換控制單元UCC修改三個存貯器MTR、MCE和MCL1中的內(nèi)容。存貯器MCE、MCL1以及含于電路CAL中的第二存貯器MCL2都是RAM存貯器，并且每個存貯器包含以可尋址單元數(shù)至少等于在各復(fù)用器中每幀的數(shù)據(jù)字塊數(shù)，而至少為69×16＝1104個單元。存貯器M+R含有與可由各種標志尋址的虛擬電路一樣多的存貯單元，對于16個復(fù)用器和一個8位標志而言，即有16×28＝4096個單元。在存貯器MCE、MTR和MCL1中的每個單元分別含有4+1＝5位、16+8＝24位、11+2＝13位。
寫控制存貯器MCE由11位的地址進行讀尋址，每一11位地址包括前4位部分和后7位部分，前4位部分由識別入局復(fù)用器序號的字e形成，并由時基BT提供;后7位部分由在入局復(fù)用器的幀中的字塊的序號形成，并由矩陣MRE的總線DS傳送。存貯器MCE中每個單元包含一個s/a位及4個有效位，S/a位用來指示要寫入緩沖存貯器的字塊是分配給同步通信的，此時S/a＝“1”，還是分配給異步通信的，此時S/a＝“0”;四個有效位用來指示出局復(fù)用器S0-S15的二進制碼數(shù)目nbms，當通信為同步方式時，應(yīng)當傳送要寫入該出局復(fù)用器的字塊?？梢钥闯鲞@是可逆的，根據(jù)多點通信的原理，可以在同一個出局復(fù)用器中傳送來自幾個入局復(fù)用器E0-E15的字塊。因而，如果要一個同步字塊傳送給三個出局復(fù)用器1諸如復(fù)用器S1、S4、和S9，則數(shù)目nbms應(yīng)指示數(shù)值3＝“0011”。在存貯器MCE中讀出的數(shù)目nbms的并行位被送到四個輸入端的或門Ps和復(fù)用器MNB的四個第一輸入端，該或門的第一輸入端與復(fù)用器MXsa的第一輸入端相連接。部件Ps、MXsa和MNB包括在圖6所示的電路CAE中。首先將位S/a加到復(fù)用器METI的一個選擇輸入端，而后當S/a＝“0”時，將在存貯器MTR中讀出的同步字塊的新標志傳送給第二讀控制存貯器MCL2的一個寫控制輸入端，包括在電路CAL(圖3)中的十六個2輸入端與門PA0-PA15的反相控制輸入端，以及包括在電路CAE(圖6)中的復(fù)用器MXsa和MNB的選擇輸入端。
當建立一次通信時，由單元UCC將分配給這一通信的異步字塊的新標志裝入翻譯存貯器MTR。這個新標志由一個12位地址讀出，該12位地址包括前4位部分和后8位部分，前4位部分由字e形成，該字用來識別傳送這一異步通信的字塊的入局復(fù)用器的序號，在8位部分由這些字塊的標志組成，而這些字塊由輸入旋轉(zhuǎn)矩陣MRE的輸出總線D0傳送的。實際上，存貯器MTR的每一單元包括一個加到復(fù)用器METI的第二輸入端的新8位標志，以作為報頭插入該通信的各字塊之中，存貯器M+R的每一單元還包括一個16位字，該字僅包括處于高電平狀態(tài)“1”的一位或幾位，在該16位字中它的序號相當于異步通信字塊所送到的出局復(fù)用器S0-S15的序號。該16位字的各位分別加到門PA0-PA15(圖3)的第二輸入端。
現(xiàn)參照圖3，讀尋址和控制電路CAL包括十六個先進先出(FIFO)排隊器PS0-PS15，一個啟動分路器TR的隊列讀出器，用于有選擇地允許寫入各排隊器的十六個門PA0-PA15，第一讀控制存貯器MCLI，一個用于地址讀入排隊器的復(fù)用器MFS，一個用于選擇空閑排隊器的MGS，以及一個轉(zhuǎn)移控制電路GST，該轉(zhuǎn)移控制電路GST包含有一個兩輸入端的復(fù)用器MLS及兩個16級移位寄存器RGV1和RGV2，用于在轉(zhuǎn)移控制電路CTR0-CTR15中讀出幀同步字塊和空白字塊。所有上述電路具有的功能與在法國專利申請NO87-02892中圖2所示的電路功能相同，然而，電路CAL還包括一個第二讀控制存貯器MCL2，一個存貯器MCL2的地址復(fù)用器MA2，以及一個字塊讀地復(fù)用器MALI。
第一讀控制存貯器MCL1至少包括有16×69＝1104個可用的13位單元，這些13位單元在響應(yīng)由時基提供的11位字AITS的每一幀周期中被循環(huán)讀出。每個字AITS首先識別與4位字e相應(yīng)的出局復(fù)用器的序號，而后用其余7位識別由出局復(fù)用器中一個字塊占用的時間段的序號。在存貯器MCL1中每個單元包含有一個11位字AITE，用來識別入局復(fù)用器的4位序號和在這一復(fù)用器中時間段的7位序號，該時間段由一個入局字塊占用，該字塊的第一個八位位組應(yīng)當在相應(yīng)于該單元的讀尋址的時間由相應(yīng)的字AITS讀入緩沖子存貯器MT0。換句話說，存貯器MCL1在每個幀周期中，使出局復(fù)用器的時間段的地址AITS，即在緩沖子存貯器MT0-MT15之一的出局總線F0-F15中的一個八位位組地址，與入局復(fù)用器的時間段的一個地址AITE，即在一個緩沖子存貯器的入局總線D0-D15中的一個入局八位位組的地址，相一致，這一入局八位位組須在尋址出局復(fù)用器的時間段時被讀出。如已經(jīng)描述的那樣，存貯器MCL1通過總線BUS與交換控制單元UCC相連接，以便隨著在入局和出局時間段間出現(xiàn)的不一致，因而也從屬于當建立通信時所檢測到的通信的路由，寫入入局時間段的地址。該入局時間段的讀地址加到復(fù)用器MA2的第一輸入端。
與入局時間段AITE的每個地址一起，指示同步(S/A＝“1”)或異步(S/A＝“0”)的位S/A;入局時間段中所含字塊的類型;以及啟動位ST的一個同步，它僅當相關(guān)讀地址AITS與出局復(fù)幀相一致時才處于狀態(tài)“1”;也要寫入存貯器MCL1的相應(yīng)單元。因此，在存貯器MCL1中16個單元含有處于狀態(tài)“1”的位ST，在存貯器MCL1中的其余單元則含有處于狀態(tài)“0”的位ST。從存貯器MCL1讀出的各出局字塊位S/A連續(xù)地加到分路器TR的一個禁止輸入端，復(fù)用器MAL的一個選擇輸入端、復(fù)用器MLS的一個選擇輸入端，移位寄存器RGV1的一個串行輸入端以及兩個輸入端的或門ESA的第一輸入端。門ESA的一個輸入端與包含于電路CAE(圖6)中的或門PVE和與門EAL的第一輸入端相連接。從存貯器MCL1讀出的位ST順序地加到復(fù)用器MLS的一個直接數(shù)據(jù)輸入端。
第二讀控制存貯器MCL2也至少包含有1104個單元。存貯器MCL2的每個單元含有一個10位字，用來識別在寫有一個字塊的緩沖子存貯器MT0-MT15中一個單元的地址ade。該地址ade包含于電路CAE(圖6)中的一個可用單元地址存貯器MAD，以相同于寫地址寄存器RAE0(圖2)的方法，傳送到存貯器MCL2。存貯器MCL2由復(fù)用器MA2來尋址，首先通過由時基BT的鏈路和旋轉(zhuǎn)矩陣MRE的出局總線DS，兩者所傳送的一個入局字塊11位地址，寫每個八位位組的前半周期，而后像存貯器MCE(圖2)的讀尋址一樣，通過在存貯器MCI1中所讀出的入局時間段地址AITE，讀每個八位位組的后半周期?？梢钥闯觯拥綇?fù)用器MA2的寫地址e+DS形成了入局時間段的地址，但這些地址是根據(jù)在矩陣MRE中入局時間段的時分復(fù)用循環(huán)和固定順序，予以永久地安排的;而從存貯器MCL1讀出的地址AITE則取決于要實現(xiàn)的交換方式，并且是完全無順序的。
存貯器MCL2確保地址的變換，即保證復(fù)用器D0至D15的幀中的入局時間段序號與緩沖存貯器MT的單元地址相一致，在該緩沖存貯器中寫入了占用入局時間段和入局字塊。實際上，如象按照本發(fā)明的實施方案所給出的那樣，緩沖存貯器的各單元不分配給各預(yù)定的入局時間段，也不分別地分配給各入局復(fù)用器。在寫一個同步字塊時，必須將存貯這一入局字塊的緩沖存貯器單元的地址ade存貯下來。這一地址ade根據(jù)該入局字塊的序號e+DS寫入存貯器MCL2，并根據(jù)將要被入局字塊，一個啟動存貯器MCL1中讀入局字塊序號AITE的序號占用的出局時間段AITE的序號，從存貯器MCL2讀出。實際上，在存貯器MCL2中緩沖存貯器單元地址的存貯僅僅用于同步字塊，并由位S/A＝“1”啟動，而位S/A＝“1”是由存貯器MCE(圖2)送出，并加到存貯器MCL2的寫允許輸入端。異步入局字塊的緩沖存貯器單元讀出地址由排隊器FS0-FS15進行管理，這正如在法國專利申請NO87-02892中所描述的那樣，并在下文中予以引用。
排隊器PS0-PS15屬于先進先出(F1F0)的類型，并具有接到可用單元地址存貯器MAD的10線輸出總線的數(shù)據(jù)輸入端，單元地址存貯器MAD是傳送單元地址ade的。排隊器FS0-FS15的寫控制輸入端分別與尋址門PA0-PA15的輸出端相連接;而排隊器的讀控制輸入端則分別與復(fù)用器TR的十六個輸出端相連接，復(fù)用器TR通過反相器電路1NV接收來自時基BT來的字e。從排隊器PS0-PS15引出來的10條線的總線加到復(fù)用器MFS的輸入端，并由復(fù)用器MFS的選擇輸入端所收到的字e來選擇。存貯器MCL2的10線輸出總線和復(fù)用器MFS的10線輸出總線分別接到單元讀地址復(fù)用器MAL1的第一和第二輸入端，并由在存貯器MCL1中讀出的位S/A進行選擇。傳送緩沖存貯器單元的讀地址ADL的復(fù)用器MAL1的輸出總線與第一讀地址寄存器RAL0(圖2)的輸入端相連接，同時還接到包括在電路CAE(圖6)中的兩個地址復(fù)用器MAEL和MAE的第二輸入端。排隊器ES0-FS15的空狀態(tài)輸出端分別與復(fù)用器MGS的16個輸入端相接。并由加到復(fù)用器MGS的四個選擇輸入端的字e進行選擇。復(fù)用器MGS的輸出端送出一個與字e所選出的非空排隊器相一致的處于狀態(tài)“1”的位FNV。位FNV傳送到或門FSA的第二輸入端和復(fù)用器MLS的數(shù)據(jù)插入輸入端。復(fù)用器MLS的輸出端與第二移位寄存器RGV2的串行輸入端相連接。
排隊器FS0-FS15的寫、讀操作與在美國專利NO4603416中所描述的，以及在法國專利申請NO87-02892中更為詳細描述的寫讀操作相同。排隊器FSj分配給出局復(fù)用器Sj，以便存貯寫入異步字塊的緩沖存貯器MT的單元地址ade;排隊器FSj還設(shè)計得適合于復(fù)用器Sj，以便用平均每十六個八位位組周期一個地址的速率，讀出這些地址，只要排隊器至少含有一個地址，就讀出所寫入的字塊。正如已經(jīng)闡述的那樣，由于知道存貯器實際上用于讀同步字塊，所以只有當加到與門PA0-PA15取相輸入端的相應(yīng)值S/a及如到分路器TR的禁止輸入端和復(fù)用器MALI的選擇輸入端的相應(yīng)位S/a分別為低電平狀態(tài)“0”時，才允許排隊器和寫入的讀出。在寫入操作時，當在由翻譯存貯器MTR提供的，同時帶有寫異步字塊的新標志的16位字中，序號j的位處于打開與門PA0＝PA15中門PAj的狀態(tài)“1”時，排隊器FSj存貯一個新地址ade。而后根據(jù)僅當從復(fù)用器TR的輸出端連接到排隊器FSj的輸入端的字e等于由“1”表示的二進制編碼數(shù)j時，從排隊器FSj中讀中異步字塊寫入的單元的地址。排隊器的讀尋址周期取決于根據(jù)從15到0遞減的出局復(fù)用器地址的互補字e，以便在旋轉(zhuǎn)矩陣MRE的輸出端“去對角化”，旋轉(zhuǎn)矩陣的原理在美國專利NO4603416中已進行了說明。根據(jù)含在排隊器FSj中的單元地址的數(shù)目，異步字塊的地址剛剛寫入之后，將幾乎是立即被讀出或者脫機讀出。而后將讀單元地址傳送到寄存器MALI的第二輸入端，以便將上述地址讀出。
十分明顯，正如法國專利申請NO87-02892中所描述的那樣，寫入排隊器的各ade地址不由時基BT周期性提供，而是由緩沖存貯器管理和寫尋址電路GAE提供的，從而使緩沖存貯器的數(shù)據(jù)塊的存貯時間最佳化。
在每十六個八位位組周期中，復(fù)用器MGS檢測排隊器FS0-FS15的狀態(tài)，以便當相應(yīng)的隊到為空間時，將空數(shù)據(jù)塊插入到出局復(fù)用器S0-S15中，但是相應(yīng)于由ST＝“1”位指示的插入的出局同步字塊這樣一些時間段除外。這種插入不同的空白數(shù)據(jù)塊和同步數(shù)據(jù)塊是在電路GST的控制之下，由轉(zhuǎn)移電路CTR0-CTR15進行的。
如圖4所示，轉(zhuǎn)移電路CTR0包括八個復(fù)用器200至207，它們具有第一和第三并行數(shù)據(jù)輸入端，分別接收來自緩沖子存貯器MT0的出局字塊的第一個八位位組中的0-7序號位。以同樣方式，每個其他轉(zhuǎn)移電路CTR1-CTR15，如圖5所示的電路CTRi，i從1變化到15，該電路包括八個并行復(fù)用器Zi0-Zi7，它們具有第一和第三數(shù)據(jù)輸入端，分別接收來自緩沖子存貯器MTi的出局字塊中的序號i的八位位組的序號0-7的各位。包括在轉(zhuǎn)移電路CTR0-CTR15中的復(fù)用器的第二和第四數(shù)據(jù)輸入端連到兩個布線存貯型只讀存貯器，該存貯器分別存有空閑數(shù)據(jù)塊和幀同步數(shù)據(jù)塊的形式。因此，在轉(zhuǎn)移電路CTR0中，根據(jù)空數(shù)據(jù)塊和同步數(shù)據(jù)塊的標號“00001111”，復(fù)用器200-203的第二和第四輸入端處于狀態(tài)“0”，復(fù)用器204-207的第二和第四輸入端處于狀態(tài)“1”。在其他轉(zhuǎn)移電路中，例如在電路CTRi中，根據(jù)填入空數(shù)據(jù)塊中的八位位組“01010101”復(fù)用器Zi0、Zi2、Zi3、Zi5、和Zi7的第二輸入端處于狀態(tài)“1”，而根據(jù)同步字塊的八位位組“00110011”，復(fù)用器Zi0、Zi1、Zi4和Zi5的第四輸入端處于狀態(tài)“0”，復(fù)用器Zi2、Zi3、Zi6和Zi7的第四輸入端處于狀態(tài)“1”。
如圖3所示，包括在轉(zhuǎn)移控制電路GST中的寄存器RGV1和RGV2分別接收S/A位和同步位SY，而后者是由復(fù)用器MLS導(dǎo)出的。寄存器RGV1的十六個并行輸出端分別接到轉(zhuǎn)移電路CTR0-CTR15中復(fù)用器的第一選擇輸入端，而寄存器RGRGV2的十六個并行輸出端分別接到電路CTR0-CTR15中的復(fù)用器的第二選擇輸入端。S/A和BY位在寄存器RGV1和RGV2中通過一個寄存級，響應(yīng)于一個八位位組的時鐘脈沖H進行移位，從而S/A和SY位控制著十六個八位位組周期的數(shù)據(jù)塊的各十六個八位位組向矩陣MRS的八線輸入總線F0-F15逐位轉(zhuǎn)移。
根據(jù)下面的表Ⅰ，決定了四種類型數(shù)據(jù)塊的轉(zhuǎn)移，即“異步”數(shù)據(jù)塊，例如分組方式數(shù)據(jù)塊;空白數(shù)據(jù)塊;“同步”數(shù)據(jù)塊，例如線路方式數(shù)據(jù)塊和同步化數(shù)據(jù)塊。具體見下表表Ⅰ復(fù)用器Z選擇01FNVST輸入S/ASY分組1x000空白數(shù)據(jù)塊0x101線路x0210同步幀x1311在表Ⅰ中“x”符號不是“1”或“0”。因此，當在出局復(fù)用器Sj的一個選擇時間“e”＝j(luò)，排隊器FSj是空閑和S/A處于“0”狀態(tài)時，將一個空白數(shù)據(jù)塊轉(zhuǎn)移到輸出端。反之，當存貯器MCL1在一個讀地址AITS＝“j”之后，傳送出的S/A＝“1”和ST＝“1”時，將幀同步數(shù)據(jù)塊轉(zhuǎn)移到出局復(fù)用器Sj。
現(xiàn)參照圖6，緩沖存器內(nèi)的管理和寫尋址電路GAE基本上包括單元釋放存貯器MLC和有效單元地址存貯器MAD。存貯器MLC和MAD分別包括1024個4位的單元和1024個10位的單元，這些單元分別被指定去監(jiān)視緩沖子存貯器MT0的1024個一個八位位組的子單元，更為一般地說，是監(jiān)視在存幀器MT中的16個子單元的1024個單元，亦即1024個數(shù)據(jù)塊單元。
對于每個緩沖存貯器數(shù)據(jù)塊單元而言，在存貯器MLC中的各單元存著各個時間的修正數(shù)據(jù)，這些數(shù)據(jù)可以讀一個寫在緩沖存貯器單元中的數(shù)據(jù)塊。開始，當該數(shù)據(jù)塊被寫入時，存貯器MLC的單元存著出局復(fù)用器的號碼，經(jīng)該復(fù)用器數(shù)據(jù)塊將被傳送出去，而后，每讀出一個數(shù)據(jù)塊，上述存貯的號碼減1，直至到零，以便釋放緩沖存貯器單元，以用于經(jīng)由存貯器MA0另外數(shù)據(jù)塊的寫入。正如下文中所描述的那樣。
參見圖6，首先，存貯器MLC與相加器-編碼器SOM和多個復(fù)用器MNB相連系，開始存貯與該寫入的數(shù)據(jù)塊相關(guān)的出局復(fù)用器的號碼，其次，與遞減電路DEL和用于上述復(fù)用器號碼的零測試電路TZ相連系，以便修改上述號碼。存貯器MLC還與其他復(fù)用器和各邏輯門相聯(lián)系，適合于寫和讀在緩沖存貯器單元中偶然出現(xiàn)的各個地址。
復(fù)用器MNB的第一輸入端接收出局復(fù)用器的與從寫控制存貯器MCE(圖2)送來的，并將要寫入的同步數(shù)據(jù)塊相關(guān)的4位數(shù)nbms。復(fù)用器MNB的四個第二輸入端連接到具有十六個輸入端的相加器一編碼器SOM的輸出端，上述十六個輸出端分別連到排隊器寫尋址門PA0-PA15的各輸出端。復(fù)用器MNB的選擇輸入端接收從存貯器MCE發(fā)送來的S/a位。復(fù)用器MNB的四個輸出端經(jīng)由復(fù)用器MD的各第一輸入端選擇在另一個八位位組的二分之一周期H/2期間連接到釋放存貯器MLC的四個數(shù)據(jù)輸入端。當一個同步數(shù)據(jù)塊要寫入緩沖存貯器時，經(jīng)該同步數(shù)據(jù)塊將要被送出去的出局復(fù)用器的號碼nbms在復(fù)用器MNB中由S/a＝“1”進行選擇，并寫入存貯器MLC。
為了寫入出局復(fù)用器這樣一個號碼nbms或nbma，寫讀地址復(fù)用器MAEL在其各第一輸入端接收從存貯器MAD的ACS+ALS的各輸出端送來的數(shù)據(jù)單元寫的10位地址ade，該地址相應(yīng)于在緩沖存貯器MT中數(shù)據(jù)要寫入的末占用的數(shù)據(jù)塊單元。這樣一種寫尋址操作是在一個八位位組周期的一半時間完成的，復(fù)用器MD和MAEL與在電路CAE中其他復(fù)用器MBE和MAE一樣，具有多個接收由時基單元BT送來的八位位組數(shù)據(jù)信號H的輸入端。
由于起始的寫操作啟動裝置包括有四個輸入端的或門Ps，十六個輸入端的或門Pa和復(fù)用器MXsa，上述的寫操作是被批準的?；蜷TPs的各輸入端接收寫控制存貯器MCE中讀出的4位數(shù)，并當出局復(fù)用器號碼nbms對于同步數(shù)據(jù)塊來說至少等于“1”時，送一個“1”到復(fù)用器MXsa的第一輸入端?；蜷TPa的各輸入端分別連接到門PA0-PA15(圖3)的各輸出端，結(jié)果，當至少排隊器寫地址門PA0-PA15中的一個和當從翻譯存貯器MTR中讀出對于同步數(shù)據(jù)塊的出局復(fù)用器號碼nbma至少等于1時，送一個“1”到復(fù)用器MXsa的第二輸入端。復(fù)用器MXsa的第一和第二輸入端分別由S/a位的“1”和“0”狀態(tài)來進行選擇。復(fù)用器MXsa的輸出端連接到或門PVE的一個第一輸入端，而PVE的輸出端接到存貯器MLC的一個寫啟動輸入端。因此，從存貯器MCE和MTR讀出的數(shù)nbms和nbma至少等于1的寫操作是當分別S/a＝“1”和S/a＝“0”時在存貯器MLC中啟動的。
在讀操作時，釋放存貯器MLC是由復(fù)用器MALI(圖3)的輸出端傳送的10個并行讀地址ADL位來尋址的。這個緩沖存貯器數(shù)據(jù)單元的讀地址ADL等于同一數(shù)據(jù)塊單元的寫地址ade，每次在讀已寫入的數(shù)據(jù)塊之前都要進行傳送，這種讀操作是隨修改相應(yīng)出局復(fù)用器號碼nbma而重復(fù)地進行。
從存貯器MLC讀出的出局復(fù)用號碼首先在遞減電路DEC中減1，DEC電路有四個接到存貯器MLC的各數(shù)據(jù)輸出端的輸入端，四個接到或門OAL的各輸入端和測試電路T2的號碼輸出端，和一個連接到電路T2的一個復(fù)位輸入端的符號輸出端。電路T2的四個輸出端經(jīng)由復(fù)用的MD的第二輸入端接到存貯器MLC的各數(shù)據(jù)輸入端。繼讀入存貯器MLC中的號碼nbm減1后，電路DEC發(fā)送二進制編碼號碼nbm-1以及符號位SIG，在測試電路TZ中，當(nbm-1)為正或負時其符號位等于“1”或“0”去與“0”進行比較。如果SIG＝“1”，則大于或等于零的號碼(nbm-1)不進行修改，并寫入存貯器MLC具有地址ADL的同一單元，根據(jù)S/A＝“1”情況下同步數(shù)據(jù)塊的讀操作，或根據(jù)排隊器不空的異步數(shù)據(jù)塊的讀操作，這樣一種寫操作是在緩沖存貯器中的寫入數(shù)據(jù)塊被重新讀出的事件中實現(xiàn)的，或者，除非是由上次讀出的;這一寫操作是通過接到或門PVE的第二輸入端的或門ESAC(圖3)來管理的，值得注意的是，地址ADL還用于號碼(nbm-1)的寫地址。如果STG＝“0”，號碼(nbm-1)等于-1，則測試電路在存貯器MLC中重新寫入號碼nbm＝0;這意味著讀出的nbm號碼已經(jīng)等于0，還意味著在緩沖存貯器地址ADL單元中已經(jīng)沒有寫入的數(shù)據(jù)塊要順序地讀出了。
存貯器MAD的有效單元地址形成一種電路，用于存貯緩沖存貯器MT的數(shù)據(jù)塊單元的各種條件和用于得到各個空閑地址ADL。存貯器MAD基本上包括一個1024中一位單元的矩陣和一個緩沖存貯器單元地址編碼電路。該矩陣的各單元分別分配給緩沖存貯器MT的各數(shù)據(jù)塊單元，并且每一個單元存貯一個緩沖存貯器的單元的有效性條件位。當該緩沖存貯器單元是空閑時，則該條件位處于高電平狀態(tài)“1”，因此準備存貯來自入局復(fù)用器的數(shù)據(jù)塊。當緩沖存貯器的單元已被寫入的數(shù)據(jù)塊占用時，這些數(shù)據(jù)塊將隨著存在存貯器MCL的號碼nbms或nbma的修改，一次或幾次地予以讀出，該條件位將處于低電平“0”。存貯器MAD中的編碼電路接到矩陣所有單元的各輸出端，以便根據(jù)一個預(yù)先確是的單元的優(yōu)先級，在矩陣的各單元中選擇一個具有條件位為“1”的單元，從而將永久地得到一個選擇等于緩沖存貯器的相應(yīng)數(shù)據(jù)塊單元寫地址ade的空間矩陣單元。
由復(fù)用器MBE的一個反向輸出端將各條件位傳送到存貯器MAD中所有矩陣單元的數(shù)據(jù)輸入端DE。矩陣的各單元由復(fù)用器MAE進行寫尋址，MAE的各輸出端接到含在存貯器MAD中矩陣的行、列解碼器的10線地址輸入端ACO+ALI。每次寫操作是通過雙輸入端或門PAE向存貯器MAD的寫啟動輸入端ECR送一個“1”位來管理的?；蜷TPAE的第一輸端與復(fù)用器MBE的一個第一輸入端一起接到復(fù)用器MXsa的輸出端。門PAE的第二輸入端接到與門EAL的輸出端，門EAL具有一個反向輸入端連到或門OAL的輸出端，以及接到復(fù)用器MBE的第二輸入端，門EAL還有一個直接輸入端接到或門ESA(圖3)的輸出端。正如已經(jīng)說明的那樣，寫地址復(fù)用器MAE的第一組十個輸入端和第二組十個輸入端分別接到存貯器MAD的輸出端ACS+ALS和復(fù)用器MALI(圖3)的各輸出端。
在第一個二分之一八位位組周期基期間，當一個數(shù)據(jù)塊要寫入緩沖存貯器MT的具有來自存貯器MAD的輸出端ACS+ALS所提供的地址ade的空閑單元時，無論相應(yīng)的寫入存貯器MLC的號碼nbms或nbma以及因此門OAL和EAL的輸出條件如何，如果從存貯器MCE讀出的對于同步數(shù)據(jù)塊的號碼nbms至少等于“1”，或者從存貯器MTR中讀出的代表用于異步數(shù)據(jù)塊的號碼nbma的十六位碼中至少一個處于狀態(tài)“1”，則復(fù)用器MBE的第一組輸端和寫管理門PAE通過復(fù)用器MXsa接收“1”位。然后，地址ade經(jīng)復(fù)用器在這個單元中寫入新的“0”條件位，對在存貯器MAD的矩陣中的相應(yīng)單元進行尋址。繼這個寫操作后，輸出端ACS+ALS導(dǎo)出一個新的空閑單元地址，用于將要寫入的數(shù)據(jù)塊。
而后，只要相應(yīng)的每次讀數(shù)據(jù)塊而隨之遞減的號碼nbms或nbma不到零，則門EAL保持閉合，且在存貯器MAD的相應(yīng)矩陣單元中條件經(jīng)不發(fā)生變化。實事上，雖然這個單元的地址ADL被送到復(fù)用器MAE的第二輸入端，但是PAE仍然閉合。
在第二個八位位組時鐘周期管期間，當相當讀出的號碼nbms或nbma，且在電路DEC中遞減到零時，在讀完最后一個讀數(shù)后，門OAL的輸出端的狀態(tài)轉(zhuǎn)變?yōu)闋顟B(tài)“0”，并使門EAL開啟，并且經(jīng)復(fù)用器MBE的第二輸入端送一個狀態(tài)“1”位到存貯器MAD的DE輸入端。這個狀態(tài)“1”位寫入電經(jīng)復(fù)用器MAE的第二輸入端傳送來的地址ADL進行尋址的矩陣的相應(yīng)的單元之中。當對于同步數(shù)據(jù)塊S/A＝“1”或當各排隊器FS0-FS15為非空閑狀態(tài)時，而這一非空閑狀態(tài)是由FNV＝“1”表示的，這一寫操作是由門EAL的直徑輸入端處于狀態(tài)“1”和門PAE的第二輸入端處于狀態(tài)“1”來啟動的。指示具有地址ADL單元的非占用狀態(tài)和剛剛被釋放狀態(tài)的“1”條件位將不予以變更，直至由在存貯器MAD中的編碼電路為了寫入在緩沖存貯器MT中的另外一個數(shù)據(jù)塊而將其選中為止。
雖然上面的描述涉及一種交換同步的和異步的數(shù)據(jù)塊的混合交換系統(tǒng)，但是這樣一種系統(tǒng)或一種類似的簡化的系統(tǒng)能夠僅僅用于交換同步數(shù)據(jù)塊，或者僅僅用于交換異步數(shù)據(jù)塊，而對于復(fù)用器而言，只是傳送同步數(shù)據(jù)塊或異步數(shù)據(jù)塊不同而已。
對于只交換同步數(shù)據(jù)塊的系統(tǒng)，存貯器MTR和排隊器FS0-FS15連同相關(guān)電路PA0-PA15，TR、MFS、MGS和具有由S/a和S/A位選擇各輸入端的各個電路都可以去掉。已知從平均的角度來看，一個回寄數(shù)據(jù)的存貯時間，即由該數(shù)據(jù)塊的序號e+DS觸發(fā)的寫入時間到由相應(yīng)出局時間段地址AITS控制的最后讀出時間之間的時間小于二分之個幀周期。緩沖器MT的容量可以減少一半，即(64/2)×16＝512個數(shù)據(jù)單元。
對于只交換異步數(shù)據(jù)塊的交換系統(tǒng)而言，存貯器MCE和存貯器MCL2連同與之相關(guān)的復(fù)用器MA2和具有由S/a和S/A位選擇各輸入端的各個電路都可以去消。對于具有64個10位地址容量的排隊器地址長度，由于這個數(shù)字可能小于復(fù)用器中每幀的數(shù)據(jù)塊的數(shù)目，為16個出局復(fù)用器S0-S15在一個幀期間設(shè)計的(64×16)＝1024個異步數(shù)據(jù)塊的最高尋址提供了一種極低的概率。實際上，緩沖存貯器的容量至少可能減小回信，即(64/4)×16＝256個數(shù)據(jù)單元的容量。同時保持每個排隊器的64個10位地址的容量。
當然，由于通過緩沖存貯器管理和寫尋址電路CAE(圖6)執(zhí)行的存貯單元的釋放過程，這些緩沖存貯器容量的不同程度的減小是可以預(yù)料到的。
最后，根據(jù)其他各實施例，該交換系統(tǒng)僅用于點對點通信而交換同步和/或異步數(shù)據(jù)塊時，針對數(shù)nbms和nbma總等于1，從而釋放存貯器MLC和相關(guān)的電路Ps、Pa、SOM、MNB，MD，PVE，MAEL，DEC，TZ，OAL和EAL等可以去掉。
權(quán)利要求
1.一種用于在多個入局復(fù)用器和多個出局復(fù)用器之間交換數(shù)據(jù)字塊的系統(tǒng)，上述系統(tǒng)包括用于在上述入局復(fù)用器中檢測數(shù)據(jù)塊的輸入裝置，從而將檢測出的數(shù)據(jù)塊復(fù)用為多路復(fù)用的數(shù)據(jù)塊；緩存裝置，含有存貯多路復(fù)用字塊用的字塊存貯單元；寫尋址裝置，用來導(dǎo)出字塊單元的地址，從而把多路復(fù)用的字塊寫入寫尋址的字塊單元；讀尋址裝置，用來存貯已寫尋址的字塊單元的地址，并依靠已寫字塊分配給出局復(fù)用器的地址去安排這些地址，從而讀出和復(fù)用已寫字塊到一個讀字塊；以及分割上述讀字塊并將它們傳送到尋址出局復(fù)用器的裝置，上述寫尋址裝置包括當已檢測到數(shù)據(jù)塊，從而將這一檢測到的字塊寫入選到的空閑單元時，在空閑緩存裝置中選擇一個字塊單元的地址的裝置，空閑單元地址的選擇是根據(jù)字塊單元地址相繼完成的，該字塊單元地址是從讀選址裝置送來的，當讀出存貯的字塊時，再送到選擇裝置。
2.根據(jù)權(quán)利要求1的系統(tǒng)，在一個入局復(fù)用器中的數(shù)據(jù)塊通過該系統(tǒng)可以傳送到幾個地址的出局復(fù)用器，其中上述寫尋址裝置包括指示存于緩存裝置單元的數(shù)據(jù)塊還要分別傳送到的出局復(fù)用器的數(shù)目的裝置。當一個字塊寫入上述單元時，上述關(guān)于存貯一個字塊的數(shù)目等于該字塊的尋址出局復(fù)用器的預(yù)定數(shù)目，并根據(jù)從讀尋址裝置送來的上述單元的每一讀地址，遞減一次，一旦上述數(shù)目到零，由上述指示裝置將已存貯上述字塊的上述單元的釋放通知選擇裝置。
3.一種用于在多個入局復(fù)用器和多個出局復(fù)用器之間交換同步數(shù)據(jù)塊和異步數(shù)據(jù)塊的系統(tǒng)，每個上述入局和出局復(fù)用器中包含有許多幀，每個上述數(shù)據(jù)幀包括由一個同步字塊所占用的第一時間段和由各數(shù)據(jù)塊所離散地占用的多個時間段，上述系統(tǒng)包括，輸入裝置，用來檢測上述入局復(fù)用器中的各個幀中的各數(shù)據(jù)塊，并復(fù)用檢到的各數(shù)據(jù)塊為各檢測到和復(fù)用的字塊，第一緩存裝置，用于在各第一字塊單元中存貯上述檢測到和復(fù)用的各字塊，第二緩存裝置，用于在各第二字塊單元中存貯上述檢測到和復(fù)用的各字塊，輸出裝置，用于復(fù)用存在上述第一和第二緩存裝置中的各同步和異步的字塊，并根據(jù)其各自的目的地，將它們傳送到上述各出局復(fù)用器，從而在上述出局復(fù)用器中形成幀，寫入裝置，用于導(dǎo)出字塊單元地址，從而將上述各檢測到和復(fù)用的字塊寫入第一和第二單元中，第一讀出裝置，通過比較其中寫有同步字塊的第一單元的地址與由同步字塊占用的一個出局復(fù)用器的時間段的至少一個識別數(shù)字之間的一致性，接收其中寫有同步字塊的第一單元的地址，以便讀出每個已存貯著的同步字塊，幾個第二讀裝置，分別地分配給各出局復(fù)用器，并由寫裝置來尋址;通過比較其中寫有異步字塊牡詼ピ刂酚胙爸煩鼉指從悶韉氖侗鶚值囊恢灤?，洁]掌渲行慈氬⒋嬗幸觳階摯櫚牡詼ピ牡刂罰遠臉雒扛鏨鮮齟嬤囊觳階摯椋 其特征是上述第一和第二緩存裝置包括一個具有字塊單元，能夠同樣地存貯所檢出的和所復(fù)用的同步字塊和異步字塊的緩沖存貯器，及上述寫入裝置包括這樣的裝置，即當檢測出一個數(shù)據(jù)塊后，便選擇緩沖存貯器中的一個空閑字塊單元的寫地址，從而將這一檢測出的數(shù)據(jù)塊寫入所選的空閑單元中，一個空閑單元地址的選擇是根據(jù)當分別讀出在緩沖存貯器中存有的同步和異步字塊時，從第一和第二讀裝置送來的字塊單元地址完成的。
4.根據(jù)權(quán)利要求3的系統(tǒng)，其中上述選擇裝置包括一個電路，該電路分別分配給上述緩沖存貯器的字塊單元，具有一位存貯單元，用來存貯可用性條件，空閑和占用，從而根據(jù)上述空閑條件，上述緩沖存貯器永久地尋出一個緩沖存貯器空閑單元的地址，一種裝置，用于一旦一個檢測到的數(shù)據(jù)字塊是要寫入上述緩沖存貯器，根據(jù)上述選擇到的空閑字塊單元的地址，將上述占用條件寫入1位單元中，當上述要寫入的數(shù)據(jù)塊是一個同步數(shù)據(jù)塊時，上述選擇到的空閑單元地址被存貯在上述第一讀裝置中;當上述數(shù)據(jù)塊是一個異步數(shù)據(jù)塊時，上述選擇到的空閑單元被存貯在分配給上述字塊的尋址出局復(fù)用的和由上述寫裝置尋址的上述第二讀裝置中，一種裝置，用于根據(jù)一個數(shù)據(jù)塊已經(jīng)最后一次從一個字塊單元的地址中讀出后，將一個空閑條件寫入一位單元，以及，當上述讀出的數(shù)據(jù)塊是一個同步字塊時，上述地址是由上述第一讀裝置提供的;當上述數(shù)據(jù)塊是一個異步的字塊時，上述地址是由第二讀裝置提供的。
5.根據(jù)權(quán)利要求3的系統(tǒng)，其中上述讀裝置包括第一存貯器，用于存貯在上述入局復(fù)用器中，由上述檢測到的數(shù)據(jù)字塊所占用的時間段的識別數(shù)字，從而在一個來自上述緩沖存貯器的出局復(fù)用的數(shù)據(jù)塊的幀周期期間，根據(jù)在上述出局復(fù)用器中要分別由上述讀出的數(shù)據(jù)塊占用的時間段的識別數(shù)字，提供上述時間段所安排的識別數(shù)字，第二存貯器，根據(jù)由上述輸入裝置提供的在入局復(fù)用器中的字塊的時間段的識別數(shù)字，在這個存貯器中寫入上述緩沖存貯器的單元地址，在這些地址中寫入異步字塊，以及根據(jù)由上述第一存貯器提供的安排的時間段的識別數(shù)字，從上述第二存貯器中讀出上述單元的地址。
6.根據(jù)權(quán)利要求3的系統(tǒng)，通過該系統(tǒng)在一個入局復(fù)用器中的一個數(shù)據(jù)字塊被傳送到幾個尋址出局復(fù)用器，和其中上述寫裝置包括用于修改出局復(fù)用器數(shù)字的裝置，存貯在上述緩沖存貯器中的數(shù)據(jù)字塊是要分別進行傳送的，當上述字塊寫入一個緩沖存貯器單元時，與存貯著一個數(shù)據(jù)字塊的該緩沖存貯器相關(guān)的數(shù)字等于用于上述字域的尋址出局復(fù)用器的數(shù)字，和當上述字塊是同步字塊時，根據(jù)從上述第一讀裝置送來的上述單元地址的每次讀操作;當上述字塊是異步字塊時，根據(jù)從上述第二讀裝置送來的上述單元地址的每次讀操作，上述數(shù)字被減1，一旦上述數(shù)字到零，由上述修改裝置通知上述選擇裝置，釋放存貯有上述字塊的單元。
7.根據(jù)權(quán)利要求6的系統(tǒng)，其中上述修改裝置包含一些數(shù)字存貯器，該存貯器具有分別分配給上述緩沖存貯器的字塊單元的數(shù)字單元，用于存貯上述修改數(shù)字當一個數(shù)據(jù)字塊寫入上述單元時，用于在上述緩沖存貯器中寫入與一個選中的空閑單元有關(guān)的尋址復(fù)用器數(shù)字的裝置，當將一個同步摯槎寥肷鮮齙ピ?，根据从甚r齙諞歡磷爸盟屠吹惱飧齙ピ牡刂 當將一個異步字塊讀入上述單元時，根據(jù)從上述第二讀裝置送來的這個單元的地址，用來讀出與一個緩沖存貯器單元有關(guān)的修改數(shù)字的裝置，根據(jù)上述單元所提供的地址，使上述讀出的修改數(shù)字減1的裝置，在等于相應(yīng)的預(yù)定數(shù)目的多次遞減之后，上述數(shù)字遞減，直至到零，當分配給上述緩沖存貯器的單元的數(shù)字每次遞減后，寫入上述讀出的修改數(shù)字的裝置，和連接到上述遞減裝置的裝置，用于指示上述選擇裝置的修改數(shù)字為零，從而釋放上述緩沖存貯器單元，該單元中已讀出的上述數(shù)據(jù)字塊的次數(shù)等于上述預(yù)先確定的數(shù)目。
8.根據(jù)權(quán)利要求3的系統(tǒng)，其中上述緩沖存貯器中字塊單元的數(shù)目小于一個復(fù)幀中的時間段的數(shù)目與上述入局復(fù)用器的數(shù)目之乘積。
全文摘要
一種用于在入局和出局復(fù)用器之間交換同步和/或異步數(shù)據(jù)字塊的交換系統(tǒng)。異步數(shù)據(jù)塊在各復(fù)用器中是離散地傳送的。由于采用了存貯單元能毫無區(qū)別地存貯同步和異步數(shù)據(jù)塊，從而降低了該系統(tǒng)的成本。存貯單元的數(shù)目小于入局或出局復(fù)用器的數(shù)目與復(fù)用器中每幀的數(shù)據(jù)塊的乘積。一種緩沖存貯器管理和寫尋址電路導(dǎo)出和存貯每個緩沖存貯器單元的占用或空閑條件，從而永久性地選出空閑緩沖存貯器單元之一的，數(shù)據(jù)塊要寫入的地址。
文檔編號H04L12/56GK1033343SQ8810459
公開日1989年6月7日 申請日期1988年7月23日 優(yōu)先權(quán)日1987年7月24日
發(fā)明者米歇爾·舍夫爾, 帕特克·喬納特, 約爾·弗朗西斯 申請人:阿爾卡特爾Cit有限公司