專(zhuān)利名稱(chēng)：低速維特比差錯(cuò)控制模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種用于通迅系統(tǒng)中，對(duì)誤碼進(jìn)行自動(dòng)糾正的裝置，屬于通信技術(shù)領(lǐng)域。
差錯(cuò)控制技術(shù)是個(gè)人通信中的一大技術(shù)難點(diǎn)，要求信息傳輸誤碼率小于10-5，因此對(duì)信息序列進(jìn)行卷積編碼并用最大似然維特比(Viterbi)算法對(duì)接收序列進(jìn)行譯碼成為首選的差錯(cuò)控制方案。工業(yè)標(biāo)準(zhǔn)的前向糾錯(cuò)技術(shù)(FEC)采用約束度K＝7的編碼譯碼方案；在碼分多址(CDMA)個(gè)人通信(PCN)系統(tǒng)實(shí)施暫行標(biāo)準(zhǔn)中規(guī)定了K＝9的編譯碼方案。因此研究K≥7卷積碼的實(shí)時(shí)Viterbi譯碼具有重要意義。
目前，國(guó)外一些公司已推出了K＝7的Viterbi譯碼芯片，如美國(guó)Qualcomm公司的Q0256、Q1650等，美國(guó)STANFORD TELECOM公司和STEL－5269＋40等。由于Viterbi譯碼所需運(yùn)算量和存儲(chǔ)量巨大，價(jià)格非常昂貴而且目前通用可編程門(mén)陣列(EPLD、FPGA)芯片的存儲(chǔ)能力亦不能滿足要求，所以我們尋求用高速數(shù)字信號(hào)處理(DSP)芯片來(lái)實(shí)現(xiàn)較低速率的Viterbi譯碼方案。
本發(fā)明的目的就是提供一種借助通用DSP器件實(shí)現(xiàn)大約速度K≥7的卷積碼譯碼器，達(dá)到具有很強(qiáng)糾錯(cuò)能力的低速維特比差錯(cuò)控制模塊。
本發(fā)明的低速維特比差錯(cuò)控制模塊主要由信號(hào)處理器(1)、程序區(qū)(2)、指示電路(3)、輸入、輸出端子(4)所組成，信號(hào)處理器(1)包括輸入串行接口(1-1)、自同步器(1-2)、SSD算法(1-3)(狀態(tài)擴(kuò)展譯碼)、誤碼檢測(cè)器(1-4)、輸出串行接口(1-5)；輸入、輸出端子(4)中輸入端子有數(shù)據(jù)輸入(4-1)，時(shí)鐘輸入(4-2)，輸出端子有譯碼輸出(4-3)時(shí)鐘輸出(4-4)。其中串行接口(1-1)與數(shù)據(jù)輸入(4-1)、時(shí)鐘輸入(4-2)相接，輸出串行接口(1-5)與譯碼輸出(4-3)、時(shí)鐘輸出(4-4)相接。
信號(hào)處理器(1)采用集成電路U1，其型號(hào)為“TMS320C50”，其中數(shù)據(jù)輸入(4-1)為“DR”端，時(shí)鐘輸入(4-2)為“CLKR”端，譯碼輸出(4-3)為“DX”端，誤碼信號(hào)輸出為“XF”端。程序區(qū)(2)中，集成電路U4的“A0～A14”分別對(duì)應(yīng)與信號(hào)處理(1)中U1的“A0～A14”相接，“U1”的“BR、DS”端接在“U2A”的輸入端，“U2A”的輸出端接在“U4”的“CE”端，“U1”的“RD”端接“U4”的“CE”端。指示電路(3)中的誤碼電平指示由集成電路U3A和電阻R8、發(fā)光管D2所組成，U3A的兩個(gè)輸入端連接在一起與U1的“XF”端相連接，U3A的輸出端通過(guò)電阻R8和發(fā)光管D2接地。
其工作原理和工作過(guò)程如下該模塊以通用信號(hào)處理器TMS320C50芯片基礎(chǔ)設(shè)計(jì)。在系統(tǒng)上電復(fù)位后，將差錯(cuò)控制軟件(固化在U4單元內(nèi))自動(dòng)裝入信號(hào)處理器內(nèi)部高速區(qū)全速運(yùn)行，系統(tǒng)工作時(shí)鐘為56MHZ，在時(shí)鐘CLKR作用下將接收數(shù)據(jù)DR串行讀入信號(hào)處理器內(nèi)部。先進(jìn)行同步調(diào)節(jié)，使所截取的相鄰兩比特符合卷積碼編碼規(guī)律，然后將同步的數(shù)據(jù)送后級(jí)進(jìn)行狀態(tài)擴(kuò)展最大似然Viterbi譯碼(進(jìn)行糾錯(cuò)處理)。譯碼后的數(shù)據(jù)DX在時(shí)鐘CLKX的作用下串行輸出。另外，將譯碼后的數(shù)據(jù)進(jìn)行重新編碼，編碼規(guī)劃與發(fā)端的卷積編碼規(guī)律相同，將重新編碼的數(shù)據(jù)與接收的數(shù)據(jù)比較求出接收數(shù)據(jù)中的誤碼情況并用誤脈沖給出(XF輸出)，這一點(diǎn)可以用于系統(tǒng)功率控制。
本發(fā)明的優(yōu)點(diǎn)在于使大約速度卷積K≥7的最佳譯碼問(wèn)題可以在通用DSP器件上實(shí)現(xiàn)，而這一點(diǎn)在此以前是不可能做到的。另外該裝置采用串行的輸入和輸出接口，與其它設(shè)備的連線極少，因此，不僅可以克服因連接線多而易產(chǎn)生的接觸不良問(wèn)題，而且使得連接更方便，更容易。該模塊還具有信道誤碼電平指示，可用于移動(dòng)通信中的自動(dòng)功率控制。本發(fā)明的模塊其卷積碼約束度K＝7，碼率r＝1/2，接收數(shù)據(jù)速率Rb＝19.2kbps；譯碼深度L＝33，采用判決反饋方式；糾錯(cuò)能力為輸入誤碼率為10-2時(shí)，輸出誤碼率為9×10-7，具有理想的糾錯(cuò)特性。


圖1是本發(fā)明的電原理框圖。
圖2是本發(fā)明的電原理圖。
本發(fā)明的實(shí)施方案如下信號(hào)處理器(1)U1采用的型號(hào)為“TMS320C50”，U2A和U3A采用型號(hào)為“74HC32”，U4采用的型號(hào)為“27256”。U1的“DR”端為數(shù)據(jù)輸入端，“CLKR”端為時(shí)鐘信號(hào)輸入端，“XF”端為誤碼電平輸出端，“DX”端為譯碼輸出端，其中“A0～A14”分別對(duì)應(yīng)與U4的“A0～A14”端相連接，U1的“RD”與U4的“OE”端相接，U1的“BR.DS”端分別接U2A的“1、2”兩個(gè)輸入端，其“3”端即輸出端與U4的“OE”端相接，U1的“D0～D7”端分別與U4的“00-07”端相接。誤碼電平指示的信號(hào)取自誤碼電平輸出端即U1的“XF”端，U3的兩個(gè)輸入端同時(shí)與U1的“XF”端相接，U3的輸出端串接一只電阻R8和一只發(fā)光二極管D2、D2的負(fù)極接地。根據(jù)以上所述，便可制成本發(fā)明的低速維特比差錯(cuò)控制模塊。
權(quán)利要求
1.一種低速維特比差錯(cuò)控制模塊，由信號(hào)處理部分和存貯器部分所組成，其特征在于該模塊包括信號(hào)處理器(1)、程序區(qū)(2)、指示電路(3)、輸入、輸出端子(4)，信號(hào)處理器(1)包括輸入串行接口(1-1)、自同步器(1-2)、SSD算法(1-3)、誤碼檢測(cè)器(1-4)、輸出串行接口(1-5)，輸入、輸出端子(4)中輸入端子有數(shù)據(jù)輸入(4-1)、時(shí)鐘輸入(4-2)，輸出端子有譯碼輸出(4-3)、時(shí)鐘輸出(4-4)，其中輸入串行接口(1-1)與數(shù)據(jù)輸入(4-1)、時(shí)鐘輸入(4-2)相接，輸出串行接口(1-5)與譯碼輸出(4-3)、時(shí)鐘輸出(4-4)相接。
2.根據(jù)權(quán)利要求1所述的低速維特比差錯(cuò)控制模塊，其特征在于信號(hào)處理器(1)采用集電路“U1”，其型號(hào)為“TMS320C50”，其中數(shù)據(jù)輸入(4-1)為“DR端”，時(shí)鐘輸入(4-2)為“CLKR”端，譯碼輸出(4-3)為“DX”端，誤號(hào)信號(hào)輸出為“XF”端。
3.根據(jù)權(quán)利要求1或2所述的低速維特比差錯(cuò)控制模塊，其特征在于程序區(qū)(2)中集成電路U4的“A0～A14”分別對(duì)應(yīng)與信號(hào)處理(1)U1的“A0～A14”相接，“U1”的“BR、DS”端接在“U2A”的輸入端，“U2A”的輸出端接在“U4”的“OE”端，“U1”的“RD”端接“U4”的“OE”端。
4.根據(jù)權(quán)利要求1或2所述的低速維特比差錯(cuò)控制模塊，其特征在于指示電路(3)中的誤碼電平指示由集成電路U2A和電阻R8、發(fā)光管D2所組成，U2A的兩個(gè)輸入端連接在一起與U1的“XF”端相連接，U2A的輸出端通過(guò)電阻R8和發(fā)光管D2接地。
全文摘要
低速維特比差錯(cuò)控制模塊是一種應(yīng)用于通訊系統(tǒng)中，對(duì)誤碼進(jìn)行自動(dòng)糾正的裝置，它主要由信號(hào)處理器(1)、程序區(qū)(2)、指示電路(3)、輸入輸出端子(4)所組成，信號(hào)處理器(1)包括輸入串行接口(1-1)、自同步器(1-2)、SSD算法(1-3)、誤碼檢測(cè)器(1-4)、輸出串行接口(1-5)，輸出、輸入端子(4)中的輸入端子有數(shù)據(jù)輸入(4-1)，時(shí)鐘輸入(4-2)，輸出端子有譯碼輸出(4-3)，時(shí)鐘輸出(4-4)，其中輸入串行接口與數(shù)據(jù)輸入，時(shí)鐘輸入相接。
文檔編號(hào)H04L1/00GK1129376SQ9511106
公開(kāi)日1996年8月21日 申請(qǐng)日期1995年6月8日 優(yōu)先權(quán)日1995年6月8日
發(fā)明者胡愛(ài)群, 章旻 申請(qǐng)人:東南大學(xué)