專利名稱：壓控振蕩器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于鎖相環(huán)中的壓控振蕩器，用于進(jìn)行為從包括未知相位的數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)流輸入中恢復(fù)數(shù)據(jù)脈沖時所用的時鐘倍增。
通過在發(fā)送的數(shù)據(jù)流中植入時鐘信號，能使串行接口在時鐘與數(shù)據(jù)信號之間以非常高的數(shù)據(jù)率工作而不會引起時序扭曲的問題。但在接收端，則需要一個時鐘/數(shù)據(jù)恢復(fù)電路，以從輸入的數(shù)據(jù)流中恢復(fù)出所植入的時鐘信號并對數(shù)據(jù)重新定時序。
傳統(tǒng)上，用模擬鎖相環(huán)(PLL)來實現(xiàn)在高速應(yīng)用中所用的時鐘/數(shù)據(jù)恢復(fù)。盡管總的來講，模擬PLL可工作在非常高的頻率下，但它們的設(shè)計卻更難于數(shù)字PLL的設(shè)計。例如，頻漂問題，模擬PLL對噪聲更敏感，并在過程之中和工作條件下會發(fā)生變化。
但數(shù)字PLL也有幾個缺點，例如，工作速度的限制，它們在芯片區(qū)和功耗方面總體上劣于模擬PLL，另外，在為了減少芯片外殼上的引出端方面也如此。
因此，本發(fā)明的目的在于提供一種更實惠的壓控振蕩器，它能以低功率工作在高頻之下，在進(jìn)行高速數(shù)據(jù)傳輸之時可使用低頻輸入時鐘，因此可以減少芯片外殼上引出端的數(shù)目。
根據(jù)本發(fā)明，此目的是通過為壓控振蕩器提供多個VCO級來實現(xiàn)的，其每級以差分放大器形式實現(xiàn)，且放大器負(fù)載是由兩個交叉耦合柵極器件和兩個連成二極管形的柵極器件構(gòu)成，且其中差分輸入被加到與輸入對耦合的源極以及兩個下拉柵極器件上。
根據(jù)本發(fā)明另一實施例，柵極器件連接成能提供作為控制電壓VCT的函數(shù)的源偏電流。
柵極器件M1減少后的柵壓最好使源電流增加，進(jìn)而增加振蕩頻率。
每個VCO級最好提供兩個電平移位器，用于將差分振蕩器信號轉(zhuǎn)成單端時鐘輸出，且其中稱作地的差分輸入被加到兩個NMOS器件上。
每個電平移位器都優(yōu)化地提供兩個PMOS器件，它可形成一個電流鏡，并對輸出Q提供上拉。
根據(jù)本發(fā)明的壓控振蕩器最好包括在數(shù)字?jǐn)?shù)據(jù)通信系統(tǒng)的時鐘相位對準(zhǔn)器中，該壓控振蕩器包括帶有與狀態(tài)機(jī)交互作用以用于數(shù)據(jù)處理的相位和頻率檢測器和數(shù)據(jù)轉(zhuǎn)換相位檢波器的鎖相環(huán)。


圖1是電路示意圖，示出在本發(fā)明的壓控振蕩器中所包括的時鐘相位對準(zhǔn)器塊；圖2是電路示意圖，示出根據(jù)圖1的相位對準(zhǔn)器塊的鎖相環(huán)；圖3是電路示意圖，示出圖2所示PLL的VCO；圖4是電路示意圖，示出圖3的VCO的VCO級；圖5是電路示意圖，示出圖4所示VCO級的電平移位器；圖6是電路示意圖，示出圖2的PLL的分頻器；圖7是電路示意圖，示出圖1的時鐘相位對準(zhǔn)器塊的時鐘發(fā)生器。
圖1中的電路圖示出用于與第二電路通訊的第一電路中所用的時鐘相位對準(zhǔn)器塊的結(jié)構(gòu)。時鐘相位對準(zhǔn)器塊包括PLL10，時鐘發(fā)生器11，數(shù)據(jù)轉(zhuǎn)換相位檢波器12、狀態(tài)機(jī)13和晶體振蕩器14。
具體實現(xiàn)時鐘相位對準(zhǔn)操作的塊是交互地工作的數(shù)據(jù)相位檢波器12和狀態(tài)機(jī)13。時鐘由晶振14產(chǎn)生，且提供有8個200MHz時鐘信號的PLL10具有等間隔的相位。PLL在相位對準(zhǔn)操作中并不交互工作。
輸入到時鐘相位對準(zhǔn)器塊的是互補數(shù)據(jù)輸入RXD和RXDN，它們是從LVDS輸入緩沖器上提供的。當(dāng)從第二電路或向第二電路收/發(fā)訓(xùn)練序列時，內(nèi)部產(chǎn)生的鎖定LOCK信號為低。當(dāng)信號LOCK低時，時鐘相位對準(zhǔn)器將只對應(yīng)上升數(shù)據(jù)轉(zhuǎn)變的時刻。在LOCK為高時，時鐘相位對準(zhǔn)器則在上升沿和下降沿之間交替。在上升沿和下降沿之間交替的好處在于由于失真引起的RX數(shù)據(jù)的系統(tǒng)相位誤差是平均的，而不取決于數(shù)據(jù)的樣式。但此操作在獲取時鐘相位對準(zhǔn)器時必須被抑制，因為有可能陷入亞穩(wěn)定相位狀態(tài)。時鐘相位對準(zhǔn)器是TXCL，發(fā)射方向時鐘RXDATA，它是重定時序的數(shù)據(jù)輸入和RXCL，它是相位對準(zhǔn)時鐘。
如圖2所示，PLL電路包括一個壓控振蕩器(VCO)15、一個相位和頻率檢波器16、一個電荷泵17、一個電流基準(zhǔn)電路8、一個分頻器19和環(huán)路濾波器20。
VCO15以差分4級環(huán)形振蕩器形式構(gòu)成。不依賴于選定的輸出時鐘頻率選擇，VCO總是工作在200MHz。由VCO提供8個多相時鐘輸出Q1-Q8，其相對相位不同。由于電路的對稱性，8個時鐘輸出以45度等相位間隔排開，并與625ps的時間增量相對應(yīng)。這些時鐘是提供給時鐘相位對準(zhǔn)器的，該對準(zhǔn)器是用于選通輸入數(shù)據(jù)的8個時鐘選定的一個(或分頻的時鐘)。
每個VCO級21都是以差分放大器形式實現(xiàn)的。該放大器負(fù)載是由交叉耦合的器件M5和M6以及連成二極管狀的兩個器件M8和M9構(gòu)成的。該差分輸入是加到與輸入對M2和M3相耦合的源極上的，以及加到兩個下拉器件M4和M7上的。
差分放大器信號由電平移位器22轉(zhuǎn)換成單端時鐘輸出的(見圖5)。稱為地的差分輸入加到NMOS器件M41和M51上。兩個PMOS器件M21和M31形成一個電流鏡并對輸出Q提供上拉。器件M1提供控制電壓VCT的函數(shù)的源偏電流。當(dāng)器件M1的柵壓降低時，源極電流則增加，進(jìn)而使振蕩頻率增加。
序列相位和頻率檢波器16用于將分頻的振蕩器時鐘與基頻相比較。該相位檢波器的概念在此領(lǐng)域早已是公知的。該相位檢波器提供輸出UP和DO，其互補性受電荷泵17控制。
分頻器利用10為分頻系數(shù)將200MHz的振蕩頻率分成20MHz的基頻。該分頻器還必須在整個振蕩器頻率范圍內(nèi)正確工作。此要求在最大可能的振蕩頻率下都要滿足，因為不是這樣的話，該PLL10將會陷入死鎖模式下。但使振蕩器要在較低頻邊緣不會停振卻不是一種要求。在較低頻的邊緣，分頻器將無法工作，使其通過進(jìn)入自振方式而不能提供外余時鐘。
分頻器的設(shè)計方案如圖6所示，DFF和DD被聯(lián)成觸發(fā)器形，并且使時鐘頻率被2除。DFF的DA、DB和DC是同步計數(shù)器樣構(gòu)造的，并以5除其時鐘DDN。通過對電路的模擬，可以證實，分頻器可在VCO15的上端頻率邊緣穩(wěn)定地工作。
環(huán)路濾波器20確定PLL的動態(tài)參數(shù)。在規(guī)一化狀態(tài)下，自然頻率和阻尼系數(shù)設(shè)定為fN＝fREF/40＝0.5MHzS＝1.41時鐘相位對準(zhǔn)器塊的時鐘發(fā)生器11如圖7所示，并為發(fā)射方向(TXCL)和接收方向(RXCL)提供單獨的時鐘。接收時鐘CLRX的時鐘相位受異步相位對準(zhǔn)器邏輯控制，它借助多路復(fù)用器23選擇振蕩器的適當(dāng)時鐘相位。此外，此模塊還含有兩個三級波動計數(shù)器，以根據(jù)選項來提供200MHz或100MHz、或50MHz或25MHz的內(nèi)時鐘頻率。另一個2分頻器要產(chǎn)生第二電路的發(fā)射時鐘，它設(shè)定為波特率的一半。
時鐘多路復(fù)用器選擇輸入端S(1∶8)是1/n編碼的，以選擇一個時鐘相位，在所有其它選擇輸入設(shè)為低時，該對應(yīng)選擇輸入設(shè)為高。假定時鐘選擇器是步進(jìn)遞增或步進(jìn)遞減的。為了防止時鐘在其工作期間被截取，為防止時鐘短時脈沖波形干擾，需要在選定時鐘相位及其相鄰時鐘為低時使選定的輸入改變。
真正的時鐘輸出及其互補輸出是由兩個單獨多路復(fù)用器形成的，其益處在于不管脈沖的失真，其對應(yīng)的時鐘沿保持精確地按時對準(zhǔn)。另外，還建議使用對稱NAND(與非)門，它對每個輸入端提供相等的傳播延時。多路復(fù)用器模塊23的定制布線是需要的，以便互聯(lián)電容相等。
緩沖的輸出通過PLL的一部分的IO電路控制分頻器。由輸出Q提供選定的時鐘相位。時鐘多路復(fù)用器23的輸出Q8控制發(fā)射時鐘的3級脈動計數(shù)器，進(jìn)而控制PLL，以由IO電路鐘控分頻。在模式控制之下的柵極輸入并選擇適當(dāng)?shù)臅r鐘頻率。
由專用的脈動計數(shù)器及其相關(guān)模式選擇柵極產(chǎn)生接收時鐘。此模塊是被時鐘多路復(fù)用器23的多路復(fù)用的時鐘輸出Q鐘控的。因此其相位可借助選擇輸入S(1∶8)以625ps為增量加以調(diào)節(jié)。因此，相對相位增量則取決于選定的頻率模式，對于fclock_int＝200MHz的最大45度減到最小時鐘頻率fclock_int＝25MHz的5.6度。
本發(fā)明并不局限于上述實施例，在本發(fā)明的范圍內(nèi)可以有多種變型。
權(quán)利要求
1.一種用于鎖相環(huán)中的壓控振蕩器(VCO)(15)，用于進(jìn)行為從包括未知相位的數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)流輸入中恢復(fù)數(shù)據(jù)脈沖時所用的時鐘倍增，其特征在于該壓控振蕩器包括多個VCO級(21)，每級(21)以差分放大器實現(xiàn)，該放大器負(fù)載是由兩個交叉耦合的柵極器件(M5和M6)以及兩個連接成二極管的柵極器件(M8和M9)構(gòu)成，且差分輸入被加到與輸入對(M2和M3)耦合的源上，以及兩個下拉柵極器件(M4和M7)上。
2.如權(quán)利要求1的壓控振蕩器，其特征在于，柵極器件(M1)連接成可以提供作為控制電壓VCT的函數(shù)的源偏電流。
3.如權(quán)利要求2的壓控振蕩器，其特征在于，柵極器件(M1)減小的柵壓使源電流增加，進(jìn)而提高振蕩頻率。
4.如權(quán)利要求1-3任何之一的壓控振蕩器，其特征在于每個VCO級(21)都具有兩個電平移位器(22)，用于將差分放大器信號轉(zhuǎn)換成單端時鐘輸出，稱作地的差分輸入則加到兩個NMOS器件(M4和M5)上。
5.如權(quán)利要求4的壓控振蕩器，其特征在于，每個電平移位器具有兩個PMOS器件(M21和M31)，形成一個電流鏡并對輸出Q提供上拉。
6.如前述權(quán)利要求1-5任何之一的壓控振蕩器，該振蕩器是包括在用于數(shù)字?jǐn)?shù)據(jù)通信系統(tǒng)中的時鐘相位對準(zhǔn)器，它包括帶有與狀態(tài)機(jī)(13)交互用于數(shù)據(jù)處理的相位和頻率檢波器(16)和數(shù)據(jù)轉(zhuǎn)換相位檢波器(12)的鎖相環(huán)電路(10)。
全文摘要
本發(fā)明涉及用于鎖相環(huán)中的壓控振蕩器,用于進(jìn)行為從包括未知相位的數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)流輸入中恢復(fù)數(shù)據(jù)脈沖時所用的時鐘倍增。根據(jù)本發(fā)明,該VCO包括多個VCO級,每級以差分放大器形式實現(xiàn)。該放大器負(fù)載是由兩個交叉耦合柵極的器件(M5和M6)以及兩個連成二極管的柵極器件(M8和M9)構(gòu)成。此差分輸入被加到與輸入對(M2和M3)的源極以及兩個下拉柵極器件(M4和M7)上。
文檔編號H04L7/033GK1263662SQ9880709
公開日2000年8月16日 申請日期1998年6月30日 優(yōu)先權(quán)日1997年7月14日
發(fā)明者A·布耶爾克利德, M·哈迪, H·梅德 申請人:艾利森電話股份有限公司