專利名稱：單板大容量數(shù)字時分交換網(wǎng)絡(luò)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及程控數(shù)字交換技術(shù)，具體地說，涉及一種如何使數(shù)字時分交換網(wǎng)絡(luò)實(shí)現(xiàn)大容量單板化的技術(shù)。
目前國內(nèi)外大容量局用交換機(jī)的交換網(wǎng)絡(luò)通常是由T-Sn-T或T-Tn-T(n≥1)構(gòu)成的多級交換網(wǎng)絡(luò)，這種多級形式的交換網(wǎng)絡(luò)存在著許多固有問題如體積龐大，節(jié)點(diǎn)多，可靠性低，交換存在時隙阻塞，時延大，不支持n×64Kb/s交換等等，很難滿足現(xiàn)代電信應(yīng)用。
從理論上說，多級交換網(wǎng)絡(luò)的許多缺點(diǎn)是可以通過單級T型交換網(wǎng)絡(luò)來克服的。因此，設(shè)計出一種結(jié)構(gòu)簡單的單T大容量交換網(wǎng)絡(luò)一直是本領(lǐng)域的研究人員所追求的目標(biāo)。
起初，這一工作基本上都是圍繞著專用交換芯片來開展的。但是用專用交換芯片來構(gòu)成大容量單T網(wǎng)絡(luò)是不可能做得很大的，主要原因有兩點(diǎn)首先，單片專用芯片的容量由于受到內(nèi)部存儲單元的速度的限制，容量不可能做得很大，目前容量最大的是加拿大MITEL公司生產(chǎn)的專用交換芯片MT90820，其容量也僅為2K×2K；其次，采用專用交換芯片進(jìn)行“拷貝T”的方法，利用串行總線方式構(gòu)成交換矩陣，雖可以在一定程度上擴(kuò)大容量，但是，該方法所用專用交換芯片數(shù)目呈n2增長，容量增長有限，并且成本極其昂貴，如采用“拷貝T”的方法構(gòu)成8K×8K交換網(wǎng)，需要用16片MT90820構(gòu)成4×4的交換矩陣，已經(jīng)達(dá)到一塊單板的極限。
為此，近年來本領(lǐng)域的研究人員又提出了其它一些構(gòu)成大容量單T交換網(wǎng)絡(luò)的方案，雖有改進(jìn)，但仍然存在著這樣或那樣的缺點(diǎn)有的不能支持n×64kb/s數(shù)據(jù)交換；有的要通過軟件配合才能實(shí)現(xiàn)無阻塞交換，大大犧牲了效率，如申請?zhí)枮?5107865.8的中國專利申請介紹的大容量數(shù)字時分T型交換網(wǎng)絡(luò)；有的是利用統(tǒng)計復(fù)用的原理，不能獨(dú)立構(gòu)成網(wǎng)絡(luò)，只能用于交換系統(tǒng)，如申請?zhí)枮?5118474.1的中國專利申請介紹的一種集中/分布式高速數(shù)字T型交換網(wǎng)絡(luò)。
后來又出現(xiàn)了在并行總線上構(gòu)成交換矩陣的方法，該方法是將數(shù)據(jù)存儲單元構(gòu)成矩陣，使得單板的容量有一定程度的增加，但是，其數(shù)據(jù)存儲單元的數(shù)目仍然以n2增長，容量增長很快就達(dá)到極限，一般最大也就是16K×16K的交換能力，并且PCB板非常大，成本很高，在性能上話音交換延時很大。另外，由于器件多，造成可靠性降低，功耗增大。
綜上所述，目前尚未出現(xiàn)一種能夠在一塊面積較小的單板上做到大容量的單T交換網(wǎng)絡(luò)，并且在性能上完全符合現(xiàn)代電信應(yīng)用的要求。
本發(fā)明的目的是提供一種單板單T大容量交換網(wǎng)絡(luò)，可以在一塊普通單板上完成大容量交換，如16K×16K、32K×32K或64K×64K，實(shí)現(xiàn)不需要軟件配合的完全無阻塞交換，還可以獨(dú)立構(gòu)成交換網(wǎng)絡(luò)，實(shí)現(xiàn)n×64kb/s數(shù)據(jù)交換，減小話音交換延時，從而克服上述現(xiàn)有技術(shù)的缺點(diǎn)，達(dá)到單板大容量并滿足現(xiàn)代電信應(yīng)用的要求。
本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的，構(gòu)造一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，它包括串并轉(zhuǎn)換模塊，并串轉(zhuǎn)換模塊，位于串并轉(zhuǎn)換模塊之后、并串轉(zhuǎn)換模塊之前的數(shù)據(jù)存儲單元壓縮矩陣，以及用于對數(shù)據(jù)存儲單元壓縮矩陣進(jìn)行控制的地址比較模塊和控制存儲模塊。
所述數(shù)據(jù)存儲單元壓縮矩陣由n個數(shù)據(jù)存儲單元排列成1×n的矩陣形式，所述地址比較模塊由n個地址比較單元構(gòu)成，所述控制存儲模塊由n個控制存儲單元構(gòu)成，所述串并轉(zhuǎn)換模塊由n個串/并轉(zhuǎn)換單元構(gòu)成，所述并串轉(zhuǎn)換模塊由n個并/串轉(zhuǎn)換單元構(gòu)成，所述n的取值是2、4、8和16。
所述串并轉(zhuǎn)換模塊將輸入HW線分為n組，通過其中的n個串/并轉(zhuǎn)換單元獨(dú)立轉(zhuǎn)換成n組8比特并行數(shù)據(jù)，將n組8比特并行數(shù)據(jù)合在一起，構(gòu)成一組n×8比特的并行數(shù)據(jù)從串并轉(zhuǎn)換模塊中輸出，該組n×8比特的并行數(shù)據(jù)包括了所有的輸入信息。
所述n個數(shù)據(jù)存儲單元排列構(gòu)成一個1×n數(shù)據(jù)存儲單元壓縮矩陣，存取串并轉(zhuǎn)換模塊產(chǎn)生的n×8比特的并行數(shù)據(jù)。數(shù)據(jù)存儲單元的存儲寬度為n×8比特，每8比特代表一組并行數(shù)據(jù)，存儲深度為并行輸出時間片的總數(shù)的2倍。每個數(shù)據(jù)存儲單元都存儲相同的信息，包含了所有的輸入信息。
所述數(shù)據(jù)存儲單元的特征在于其輸入數(shù)據(jù)寬度固定為n×8比特，輸出數(shù)據(jù)寬度是按8比特寬度進(jìn)行控制的，即輸入為n×8比特并行總線，輸出為通過控制存儲單元選擇的其中有效的一組8比特并行總線，直接送到并串轉(zhuǎn)換模塊。
由于是輸出控制，輸出HW線和輸入HW線分為同樣的n組。
所述n個數(shù)據(jù)存儲單元、n個控制存儲單元、n個地址比較單元和n組輸出HW線是一一對應(yīng)的。
所述地址比較模塊中的地址比較單元包括比較器、第一選擇器和第二選擇器，輸入信號經(jīng)比較器比較后，其輸出決定第一選擇器的輸出信號，該信號進(jìn)入第二選擇器，在控制存儲單元的控制下選擇得到數(shù)據(jù)存儲單元的讀出區(qū)選擇信號，對數(shù)據(jù)存儲單元的輸出數(shù)據(jù)進(jìn)行控制。
所述地址比較單元中的第二選擇器，通過判斷該地址比較單元對應(yīng)的控制存儲單元的最高位來確定延時模式，即可變延時或固定延時。
所述控制存儲模塊中的控制存儲單元的數(shù)據(jù)位由三個部分構(gòu)成1.數(shù)據(jù)存儲單元的讀出地址(不包括最高位)；2.數(shù)據(jù)存儲單元輸出使能控制信號；3.延時模式選擇位。
所述數(shù)據(jù)存儲單元可以為雙端口RAM，也可以為單端口RAM；可以為異步的，也可以為同步的。
下面結(jié)合附圖對本發(fā)明做進(jìn)一步的詳細(xì)說明。


圖1是傳統(tǒng)T型交換網(wǎng)絡(luò)的原理結(jié)構(gòu)圖；圖2是本發(fā)明T型交換網(wǎng)絡(luò)的原理結(jié)構(gòu)圖；圖3是本發(fā)明的一個實(shí)施例——32K×32K時隙T型交換網(wǎng)絡(luò)；圖4為本發(fā)明中地址比較模塊24中的一個地址比較單元的示意圖。
圖1給出的是現(xiàn)有技術(shù)中采用的T型交換網(wǎng)絡(luò)的結(jié)構(gòu)圖。輸入HW線進(jìn)行串/并轉(zhuǎn)換之后產(chǎn)生的是8位并行數(shù)據(jù)，因此采用8位寬度的數(shù)據(jù)存儲單元。如有n組并行數(shù)據(jù)，則需要n個數(shù)據(jù)存儲單元才能存下所有輸入的數(shù)據(jù)。為了構(gòu)成交換網(wǎng)絡(luò)，則需要構(gòu)成n行乘n列的數(shù)據(jù)存儲單元矩陣，通過控制存儲單元產(chǎn)生的片選信號和地址選中不同的存儲單元來讀取有效數(shù)據(jù)以完成交換。n×n數(shù)據(jù)存儲單元矩陣所需的存儲單元芯片為n×n個，譬如，在構(gòu)成32K×32K交換網(wǎng)絡(luò)時，需要4×4＝16片雙端口RAM；如果構(gòu)成64K×64K交換網(wǎng)絡(luò)，則需要8×8＝64片雙端口RAM。這種以器件數(shù)呈n2增長為代價來擴(kuò)大交換容量的做法，不但成本極高，而且占板面積極大，布線極為復(fù)雜，且各點(diǎn)信號延時不一，很難進(jìn)行高速電路設(shè)計，功耗又極大，系統(tǒng)的可靠性非常低。因此采用這種方法只能在單板上實(shí)現(xiàn)較小容量的T型交換網(wǎng)絡(luò)，要實(shí)現(xiàn)單板大容量交換網(wǎng)絡(luò)是不切實(shí)際的。
本發(fā)明認(rèn)為既然交換網(wǎng)絡(luò)采用順寫控讀的交換方式，就沒有必要使輸入數(shù)據(jù)寫到不同的存儲單元中去，因此本發(fā)明采用擴(kuò)展并行總線技術(shù)，將所有的輸入信息通過擴(kuò)展并行總線都存到同一個數(shù)據(jù)存儲單元中，這樣就構(gòu)成了一個壓縮的數(shù)據(jù)存儲單元矩陣，然后，只要通過對其輸出進(jìn)行控制來完成交換即可。這樣就可以實(shí)現(xiàn)當(dāng)容量擴(kuò)大時，器件數(shù)目是線性增長的。
在圖2所示的本發(fā)明的原理結(jié)構(gòu)圖中，輸入HW線送入串并轉(zhuǎn)換模塊21中，串并轉(zhuǎn)換模塊21將輸入HW線平均分成n組，每組HW線通過一個串/并轉(zhuǎn)換單元獨(dú)立轉(zhuǎn)換成一組寬度為8比特的并行數(shù)據(jù)，再將n組8比特并行數(shù)據(jù)合在一起，構(gòu)成一組n×8比特的并行數(shù)據(jù)，送到每個數(shù)據(jù)存儲單元中，該組并行數(shù)據(jù)包括了所有的輸入信息。
針對寬度為n×8比特的并行數(shù)據(jù)，本發(fā)明采用了n×8比特的數(shù)據(jù)存儲單元。將圖1中的一列n個8比特數(shù)據(jù)存儲單元合并為一個寬度為n×8比特的數(shù)據(jù)存儲單元，使得一個數(shù)據(jù)存儲單元中就保存了所有的輸入信息，由于采用了n×8比特的數(shù)據(jù)存儲單元，構(gòu)成了一個1×n的數(shù)據(jù)存儲單元矩陣，使得數(shù)據(jù)存儲單元數(shù)降至圖1的1/n，達(dá)到簡化壓縮的目的，因此該矩陣稱為數(shù)據(jù)存儲單元壓縮矩陣22。
數(shù)據(jù)存儲單元壓縮矩陣22構(gòu)成后，每組寬度為8比特的并行數(shù)據(jù)不象圖1中存到各個數(shù)據(jù)存儲單元中，而是存到了數(shù)據(jù)存儲單元壓縮矩陣22中的每個數(shù)據(jù)存儲單元的各組8位中。舉例而言，在n＝2的情況下，圖1所示的網(wǎng)絡(luò)中，存儲所有的輸入信息需要2個8比特的數(shù)據(jù)存儲單元，而在圖2中，只需選用一個寬度為16比特位的數(shù)據(jù)存儲單元，通過串并轉(zhuǎn)換模塊21中兩個串/并轉(zhuǎn)換單元的轉(zhuǎn)換產(chǎn)生的兩組并行數(shù)據(jù)分別存在數(shù)據(jù)存儲單元中的D0～D7和D8～D15。在輸出時，圖1是通過選擇不同的數(shù)據(jù)存儲單元來輸出所需要的數(shù)據(jù)，而在圖2中是通過控制存儲單元選擇數(shù)據(jù)存儲單元中的特定8位數(shù)據(jù)進(jìn)行輸出。
在現(xiàn)代電信應(yīng)用中，交換網(wǎng)絡(luò)不僅僅要滿足傳統(tǒng)的話音數(shù)據(jù)交換，還應(yīng)當(dāng)滿足ISDN、圖象等寬帶數(shù)據(jù)交換，即n×64Kb/s交換。而這兩種應(yīng)用對于交換網(wǎng)絡(luò)的要求是不一樣的對于話音應(yīng)用，由于屬于延時敏感業(yè)務(wù)，需保證交換延時為最小，所以交換數(shù)據(jù)應(yīng)盡量保證在同一幀進(jìn)行；對于ISDN、圖象等寬帶數(shù)據(jù)應(yīng)用，則需保證輸出時隙的一致性，即對n×64Kb/s交換，同一幀輸入的數(shù)據(jù)要保證在交換后仍然在同一幀中輸出。一個完善的交換網(wǎng)絡(luò)的設(shè)計應(yīng)當(dāng)能夠區(qū)分這兩種應(yīng)用情況，并分別加以滿足。
本發(fā)明為了適應(yīng)各種數(shù)據(jù)的的交換特性，采用了下面的措施一、選用的數(shù)據(jù)存儲單元的結(jié)構(gòu)分為上區(qū)和下區(qū)，容量可以存取兩幀數(shù)據(jù)，上區(qū)存上一幀數(shù)據(jù)，下區(qū)存下一幀數(shù)據(jù)。上區(qū)和下區(qū)是依靠最高位地址線來區(qū)分的最高位為0時選上區(qū)，最高位為1時選下區(qū)。
二、寫入輸入數(shù)據(jù)時，順序輪流寫入兩個區(qū)；讀出數(shù)據(jù)時，根據(jù)交換數(shù)據(jù)的類型，采用不同的處理方法，使每路時隙具有可配置的兩種交換延時模式可變延時和固定延時，分別支持話音交換和n×64Kb/s交換，保證話音交換延時不大于一幀，n×64Kb/s交換延時固定為一幀。
三、控制制存儲模塊25的每個控制存儲單元中增加一個特定比特位(延時模式選擇位)來控制每個時隙的交換是可變延時還是固定延時交換。
四、在數(shù)據(jù)存儲單元壓縮矩陣22和控制存儲模塊25之間增加了地址比較模塊24，其中的地址比較單元的示意圖參見圖4。
地址比較單元包括比較器41，第一選擇器42和第二選擇器43，其工作原理是這樣的將控制存儲單元讀出的地址送到比較器41中，與數(shù)據(jù)存儲單元寫入的地址(除去最高位)進(jìn)行比較，若比較器41比較的結(jié)果是讀出地址大于寫入地址(除去最高位)，說明數(shù)據(jù)已準(zhǔn)備好，可以在本區(qū)內(nèi)讀出，因此讀出地址的最高位和寫入地址的最高位相同；若比較器41比較的結(jié)果是讀出地址小于寫入地址(除去最高位)，說明數(shù)據(jù)尚未準(zhǔn)備好，在本區(qū)內(nèi)不能讀出，必須采用上一幀的數(shù)據(jù)，因此讀出地址的最高位和寫入地址的最高位相反。這樣，對寫入地址與讀出地址的比較就可以通過第一選擇器42正確地選擇在話音交換模式下數(shù)據(jù)存儲單元的讀出數(shù)據(jù)區(qū)。第二選擇器43的輸出受控制存儲單元中的延時模式選擇位的控制若是可變延時，則選擇第一選擇器42的輸出結(jié)果；若是固定延時，則選擇寫入地址最高位的反向。數(shù)據(jù)存儲單元讀出區(qū)的選擇方式如措施一所述。
下面針對不同類型的交換數(shù)據(jù)，進(jìn)一步說明地址比較單元的工作原理。
對于話音應(yīng)用，設(shè)并行寫入時隙為TSi，讀出時隙為TSj，，若j＞i，則在同一區(qū)進(jìn)行交換，若j＜i，則讀取另一區(qū)的數(shù)據(jù)。交換數(shù)據(jù)只在數(shù)據(jù)存儲單元的同一區(qū)內(nèi)按可變延時存取，這樣可以保證交換延時小于一幀，使得輸入輸出數(shù)據(jù)間的延時最小。
對于圖象、ISDN等寬帶數(shù)據(jù)應(yīng)用，要保證輸出時隙的一致性。本發(fā)明通過數(shù)據(jù)存儲單元存取兩幀數(shù)據(jù)，為保證同一幀輸入的數(shù)據(jù)在交換后仍然在同一幀中輸出，將數(shù)據(jù)存儲單元讀寫的兩個區(qū)分開，即寫上區(qū)時讀下區(qū)，寫下區(qū)時讀上區(qū)，并交替重復(fù)進(jìn)行。具體實(shí)現(xiàn)就是對于需要進(jìn)行n×64Kb/s交換的時隙，在控制存儲單元的最高位寫上固定延時模式，這樣在第二選擇器43中就選擇數(shù)據(jù)存儲單元寫入地址最高位的反向。
本發(fā)明中數(shù)據(jù)存儲單元的特點(diǎn)是輸入為n組8位數(shù)據(jù)，輸出為一組8位數(shù)據(jù)。通過控制存儲單元的控制信號控制n組數(shù)據(jù)中的哪一組進(jìn)行輸出，以達(dá)到不同組的輸入信號之間交換的目的，交換后的數(shù)據(jù)通過并串轉(zhuǎn)換模塊23送到輸出HW線。
本發(fā)明所能完成的功能，都可通過控制存儲模塊25發(fā)送各種指令，靈活多變地自由控制多種功能的組合，從而滿足現(xiàn)代信息交換的各種業(yè)務(wù)需求。
按本發(fā)明技術(shù)方案構(gòu)成的單板大容量數(shù)字時分網(wǎng)絡(luò)，通?？梢詫?shí)現(xiàn)16K×16K、32K×32K、64K×64K和128K×128K的交換。下面結(jié)合圖3所給出的本發(fā)明的一個應(yīng)用實(shí)施例，來介紹32K×32K時隙T型交換網(wǎng)絡(luò)。該網(wǎng)絡(luò)是n＝4的情況，它包括串并轉(zhuǎn)換模塊31、數(shù)據(jù)存儲單元壓縮矩陣32、并串轉(zhuǎn)換模塊33，地址比較模塊34和控制存儲模塊35。
串并轉(zhuǎn)換模塊31負(fù)責(zé)輸入的64條32Mb/s速率的HW線的串并轉(zhuǎn)換，它包括4個串/并轉(zhuǎn)換單元，分別負(fù)責(zé)16條HW線的串并轉(zhuǎn)換(HW0～HW15，HW16～HW31，HW32～HW47，HW48～HW63)，每個串/并轉(zhuǎn)換單元輸出8比特并行數(shù)據(jù)線，4個單元就構(gòu)成了32比特的并行數(shù)據(jù)總線。
數(shù)據(jù)存儲單元壓縮矩陣32由4個數(shù)據(jù)存儲單元排列成1×n的矩陣形式，采用的是存儲深度為16K，存儲寬度為32比特的雙端口RAM，即16K×32bit雙端口RAM，因?yàn)橐唤M并行數(shù)據(jù)一幀是占8K存儲空間，所以每片RAM一共可存兩幀數(shù)據(jù)。每個數(shù)據(jù)存儲單元中存儲的32位數(shù)據(jù)包含了四組HW線中的數(shù)據(jù)，D0～D7位是第一組的數(shù)據(jù)，D8～D15位是第二組的數(shù)據(jù)，D16～D23位是第三組的數(shù)據(jù)，D24～D31位是第四組的數(shù)據(jù)。RAM的左端口是寫入數(shù)據(jù)，共32位，右端口是讀出數(shù)據(jù)，共8位。讀出數(shù)據(jù)時，由于4組寫入數(shù)據(jù)中只有一組數(shù)據(jù)是有效數(shù)據(jù)，因此該組有效數(shù)據(jù)是通過數(shù)據(jù)存儲單元的輸出使能信號來選擇，控制存儲單元的特定比特位的輸出用于控制數(shù)據(jù)存儲單元的4個輸出使能信號，可以選擇4組中的任一組數(shù)據(jù)輸出。例如，要將第一組的信號仍舊交換到第一組，就通過控制信號打開第一個輸出使能端，而將其它三個關(guān)閉(輸出為高阻)；若將第二組信號交換到第一組，就通過控制信號將第二個輸出使能端打開即可實(shí)現(xiàn)。
并串轉(zhuǎn)換模塊33包括4個并/串轉(zhuǎn)換單元，每個并/串轉(zhuǎn)換單元負(fù)責(zé)將每個數(shù)據(jù)存儲單元輸出的8比特并行數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換產(chǎn)生16條串行HW線，4個并/串轉(zhuǎn)換單元就輸出64條速率為32Mb/s串行HW線。
地址比較模塊34由4個按圖4構(gòu)成的地址比較單元組成，用以選擇數(shù)據(jù)存儲單元的讀出數(shù)據(jù)區(qū)。
控制存儲模塊35采用了4個16位的雙端口RAM作為控制存儲單元，每個RAM的容量為8K×16bit，其16比特的安排是前13位(D0～D12)是數(shù)據(jù)存儲單元的讀出地址；第D13～D14位用來譯碼，接到數(shù)據(jù)存儲單元的右端口以控制數(shù)據(jù)存儲單元的4個輸出使能信號，將4組中任一組的數(shù)據(jù)交換到任意時隙；D15位作為交換延時模式的選擇位，選擇是固定延時模式還是可變延時模式。在構(gòu)成32K×32K網(wǎng)時，由于只有4組輸入、輸出HW，只需對數(shù)據(jù)存儲單元的4個使能端進(jìn)行控制，因此控制存儲單元中只要2位數(shù)據(jù)來控制一個2/4譯碼器即可產(chǎn)生4個控制信號。
下面進(jìn)一步說明32K×32K網(wǎng)絡(luò)的交換過程。
設(shè)輸入HW線為HWiTSj(i＝0，1…63；j＝0，1…511)，它在數(shù)據(jù)存儲單元中的存儲地址(不包括最高位)為DMaddr(地址從0開始編號)，其計算公式為DMaddr＝(16×j)+(i％16)，“％”代表取余數(shù)；比特位組＝[i/16]，“[]”代表取整數(shù)(其中0代表D0～D7位，1代表D8～D15位，2代表D16～D23位，3代表D24～D31位)。例如，對于輸入HW線HW18TS511，其存儲地址為DMaddr＝(16×511)+(18％16)＝8178比特位組＝[18/16]＝1所以該輸入線上的數(shù)據(jù)占用了數(shù)據(jù)存儲單元的8178存儲地址的D8～D15位；而對于輸入HW線HW0TS0，其存儲地址(不包括最高位)為Dmaddr＝(16×0)+(0％16)＝0比特位組＝
＝0所以該輸入線上的數(shù)據(jù)占用了數(shù)據(jù)存儲單元的0存儲地址的D0～D7位。
假設(shè)將HW0TS0上的話音交換到HW18TS511上。由上可知，HW0TS0占用了數(shù)據(jù)存儲單元的0存儲地址的D0～D7位，那么在32K時隙中的第0時刻，HW0TS0的數(shù)據(jù)寫入了數(shù)據(jù)存儲單元上區(qū)或下區(qū)的0存儲地址的D0～D7位。由于交換方式為順寫控讀，HW18對應(yīng)的是第二組HW線輸出，其交換是由控制存儲模塊35的第二個控制存儲單元負(fù)責(zé)，所以在第二個控制存儲單元的8178存儲地址的D0～D12位寫入0(數(shù)據(jù)存儲單元的寫入地址)；在D13～D14位寫入0(第0組比特位組輸出)；D15位寫入0(話音交換，可變延時模式)。由于數(shù)據(jù)存儲單元的讀出地址大于寫入地址(不包括最高位)，說明在讀出數(shù)據(jù)的時刻，寫入數(shù)據(jù)已完成，在本區(qū)內(nèi)就可以讀出數(shù)據(jù)，因此通過地址比較單元得到的讀出地址的最高位和寫入地址的最高位相同。在0時刻，讀出第二個控制存儲單元的數(shù)據(jù)作為數(shù)據(jù)存儲單元的讀出地址，所以在0時刻讀到數(shù)據(jù)存儲單元的8178存儲地址(是寫入?yún)^(qū)的同一區(qū))的數(shù)據(jù)，該地址中存有32位數(shù)據(jù)，其中只有第0組8比特數(shù)據(jù)是有效數(shù)據(jù)，此時通過第二個控制存儲單元的D13～D14位對數(shù)據(jù)存儲單元的輸出使能信號進(jìn)行控制，選通第0組數(shù)據(jù)輸出，就完成了交換的過程。由上可見，由于采用了地址比較單元，該話音交換延時在一幀以內(nèi)。
本實(shí)施例中的數(shù)據(jù)存儲單元也可以采用寬度為32比特的單端口RAM，只不過這時要求對其存取速度要提高一倍，其它控制方式是一樣的。
對于64K×64K交換網(wǎng)絡(luò)(n＝8)，其構(gòu)成方式與32K×32K交換網(wǎng)構(gòu)成方式基本相同，只是串并轉(zhuǎn)換模塊產(chǎn)生的是64比特的并行數(shù)據(jù)總線，因此采用了8個64比特的RAM構(gòu)成1×8的數(shù)據(jù)存儲單元壓縮矩陣；又由于有8組信號，輸出時需8個使能信號控制數(shù)據(jù)存儲單元的輸出使能端，因此需要3位信號來控制一個3/8譯碼器，相應(yīng)采用18位的控制存儲單元。
對于128K×128K交換網(wǎng)絡(luò)(n＝16)，其構(gòu)成方式也與32K×32K交換網(wǎng)構(gòu)成方式基本相同，只是串并轉(zhuǎn)換模塊產(chǎn)生的是128比特的并行數(shù)據(jù)總線，若要構(gòu)成1×16的數(shù)據(jù)存儲單元壓縮矩陣，需要128比特的RAM，若無128比特的RAM，也可以采用兩個64比特的RAM拼成128比特實(shí)現(xiàn)，此時若視其為一個數(shù)據(jù)存儲單元，也達(dá)到使用數(shù)據(jù)存儲單元數(shù)降為原來的1/n的目的。
綜上所述，由于本發(fā)明采用并行總線擴(kuò)展技術(shù)，使得數(shù)據(jù)存儲塊從原來的n行n列的數(shù)據(jù)存儲矩陣變成單行n列的數(shù)據(jù)存儲單元壓縮矩陣，所使用的數(shù)據(jù)存儲單元數(shù)減少為原來的1/n，實(shí)現(xiàn)了數(shù)據(jù)存儲單元的數(shù)量隨交換容量的增加線性增加，而不是以n2增長，大大減少了PCB板的面積，使得在普通單板上實(shí)現(xiàn)大容量單T結(jié)構(gòu)時分無阻塞交換成為現(xiàn)實(shí)，獨(dú)特的地址比較功能減小話音延時。本發(fā)明結(jié)構(gòu)簡單新穎，大幅度降低成本，功耗低，大大提高了可靠性。
權(quán)利要求
1.一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于它包括串并轉(zhuǎn)換模塊(21)；并串轉(zhuǎn)換模塊(23)；位于串并轉(zhuǎn)換模塊(21)之后、并串轉(zhuǎn)換模塊(23)之前的形為1×n的數(shù)據(jù)存儲單元壓縮矩陣(22)；以及用于對數(shù)據(jù)存儲單元壓縮矩陣(22)進(jìn)行控制的地址比較模塊(24)和控制存儲模塊(25)。
2.如權(quán)利要求1所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述數(shù)據(jù)存儲單元壓縮矩陣(22)由n個數(shù)據(jù)存儲單元構(gòu)成，所述地址比較模塊(24)由n個地址比較單元構(gòu)成，所述控制存儲模塊(25)由n個控制存儲單元構(gòu)成，所述串并轉(zhuǎn)換模塊(21)由n個串/并轉(zhuǎn)換單元構(gòu)成，所述并串轉(zhuǎn)換模塊(23)由n個并/串轉(zhuǎn)換單元構(gòu)成；所述n的取值是2、4、8和16中的任一個值。
3.如權(quán)利要求1或2所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述串并轉(zhuǎn)換模塊(21)將輸入HW線分為n組，通過其中的n個串/并轉(zhuǎn)換單元獨(dú)立轉(zhuǎn)換成n組8比特并行數(shù)據(jù)，將n組8比特并行數(shù)據(jù)合在一起，構(gòu)成一組n×8比特的并行數(shù)據(jù)從串并轉(zhuǎn)換模塊(21)中輸出，該組n×8比特的并行數(shù)據(jù)包括了所有的輸入信息。
4.如權(quán)利要求1或2所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述數(shù)據(jù)存儲單元壓縮矩陣(22)中的數(shù)據(jù)存儲單元的存儲寬度為n×8比特，存儲深度為并行輸出時間片的總數(shù)的2倍，每個數(shù)據(jù)存儲單元的輸入都是n×8比特的并行數(shù)據(jù)，每8比特代表一組并行數(shù)據(jù)，輸出數(shù)據(jù)寬度是按8比特寬度進(jìn)行控制的，即輸入為n×8比特并行總線，輸出為通過控制存儲模塊(25)選擇的其中有效的一組8比特并行總線，直接送到并串轉(zhuǎn)換模塊(23)。
5.如權(quán)利要求4所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述的數(shù)據(jù)存儲單元的結(jié)構(gòu)分為上區(qū)和下區(qū)，容量可以存取兩幀數(shù)據(jù)，上區(qū)存上一幀數(shù)據(jù)，下區(qū)存下一幀數(shù)據(jù)；上區(qū)和下區(qū)是依靠數(shù)據(jù)存儲單元的最高位地址線來區(qū)分的最高位為0時選上區(qū)，最高位為1時選下區(qū)。
6.如權(quán)利要求1或2所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于輸出HW線和輸入HW線分為同樣的n組。
7.如權(quán)利要求6所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述n個數(shù)據(jù)存儲單元、n個控制存儲單元、n個地址比較單元和n組輸出HW線是一一對應(yīng)的。
8.如權(quán)利要求1或2所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述地址比較模塊(24)中的地址比較單元包括比較器(41)、第一選擇器(42)和第二選擇器(43)，輸入信號經(jīng)比較器(41)比較后，其輸出決定第一選擇器(42)的輸出信號，該信號進(jìn)入第二選擇器(43)，在控制存儲模塊(25)中的控制存儲單元的控制下選擇得到數(shù)據(jù)存儲單元的讀出區(qū)選擇信號，對數(shù)據(jù)存儲單元的輸出數(shù)據(jù)進(jìn)行控制。
9.如權(quán)利要求8所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述地址比較單元中的比較器(41)將控制存儲單元讀出的地址與數(shù)據(jù)存儲單元寫入的地址(除去最高位)進(jìn)行比較，若比較的結(jié)果是讀出地址大于寫入地址(除去最高位)，則讀出地址的最高位和寫入地址的最高位相同；若比較的結(jié)果是讀出地址小于寫入地址(除去最高位)，則讀出地址的最高位和寫入地址的最高位相反。
10.如權(quán)利要求8所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述地址比較單元中的第一選擇器(42)根據(jù)比較器(41)的比較結(jié)果選擇在話音交換模式下數(shù)據(jù)存儲單元的讀出數(shù)據(jù)區(qū)。
11.如權(quán)利要求8所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述地址比較單元中的第二選擇器(43)，通過判斷控制存儲單元最高位來確定延時模式，若是可變延時，則選擇第一選擇器(42)的輸出結(jié)果作為輸出；若是固定延時，則選擇寫入地址最高位的反向作為輸出。
12.如權(quán)利要求1或2所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述控制存儲模塊(25)中的控制存儲單元的數(shù)據(jù)位由三個部分構(gòu)成1)數(shù)據(jù)存儲單元的讀出地址(不包括最高位)；2)數(shù)據(jù)存儲單元輸出使能控制信號；3)延時模式選擇位，控制每個時隙的交換是可變延時還是固定延時交換。
13.如權(quán)利要求1或2所述的一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)，其特征在于所述的數(shù)據(jù)存儲單元可以為雙端口RAM，也可以為單端口RAM；可以為異步的，也可以為同步的。
全文摘要
一種單板大容量數(shù)字時分交換網(wǎng)絡(luò)包括串并轉(zhuǎn)換(21),并串轉(zhuǎn)換(23),位于串并轉(zhuǎn)換(21)后、并串轉(zhuǎn)換(23)前的數(shù)據(jù)存儲單元壓縮矩陣(22),地址比較模塊(24)和控制存儲模塊(25),將數(shù)據(jù)存儲單元數(shù)降為原來的1/n,實(shí)現(xiàn)16K×16K到128K×128K的平滑擴(kuò)容,獨(dú)特的地址比較功能使話音變換延時小于一幀,n×64Kb/s交換延時固定為一幀,網(wǎng)絡(luò)結(jié)構(gòu)簡單,功耗小,可靠性高,實(shí)現(xiàn)單板大容量。
文檔編號H04L12/52GK1242659SQ9910993
公開日2000年1月26日 申請日期1999年6月26日 優(yōu)先權(quán)日1999年6月26日
發(fā)明者張?zhí)煊?申請人:深圳市中興通訊股份有限公司