一種基于fpga的集中式振鈴檢測電路及其方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FXO接口的振鈴檢測技術(shù)領(lǐng)域，特別涉及一種基于FPGA的集中式振鈴檢測電路及其方法。
【背景技術(shù)】
[0002]FXO接口自振鈴是日常維護中常遇到的現(xiàn)象。多發(fā)生于雷雨多雨季節(jié)，主要是因為線路潮濕短路，接頭處接觸不好，電話線局部短路或漏電等，造成線路電壓高低變化明顯，F(xiàn)XO接口則認為有信號進來，從而產(chǎn)生誤振鈴現(xiàn)象。
[0003]現(xiàn)有的技術(shù)大多使用防抖動或者分散式的振鈴檢測方法，設(shè)置防抖動方法由于時間多長，影響振鈴響應速率。而分散式方法，一般采用接口中斷信號線"與"之后送給CPU，CPU接收到中斷后需要逐個輪詢振鈴檢測芯片，如果FXO接口數(shù)量多，會占用過多的CPU資源。
[0004]現(xiàn)有技術(shù)中公開了一種"檢測振鈴的裝置及方法"見公開號為:1193237，公開日為:1998-09-16的中國專利，一種檢測振鈴的裝置，其包括:一信號轉(zhuǎn)換器，接受一振鈴信號，經(jīng)轉(zhuǎn)換輸出二進位振鈴信號；一微處理器，接受所述信號轉(zhuǎn)換器輸出的二進位振鈴信號，輸出一所檢測的振鈴數(shù)目，其中，所述微處理器包括:一信號讀取裝置，接受所述信號轉(zhuǎn)換器的二進位振鈴信號，取樣輸出一序列振鈴信號；一平滑濾波器，接受所述信號讀取裝置的序列振鈴信號，去除高頻噪聲干擾以輸出一參考振鈴信號；一運算單元，計算所述平滑濾波器輸出的參考振鈴信號的最近一個次時間段內(nèi)的過零點數(shù)及最近一個時間段內(nèi)的過零點數(shù)；一存儲單元，儲存所述運算單元計算的最近一個次時間段內(nèi)的過零點數(shù)及最近一個時間段內(nèi)的過零點數(shù)；一邏輯控制單元，判斷所述最近一個次時間段內(nèi)的過零點數(shù)及最近一個時間段內(nèi)的過零點數(shù)，以輸出一振鈴狀態(tài)標志及所述檢測的振鈴數(shù)目。該裝置實現(xiàn)了振鈴的檢測，但是該裝置也不能對多個的FXO接口進行集中式檢測，因此，在多個FXO接口需要檢測時也需要占用過多的CPU資源。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問題之一，在于提供一種基于FPGA的集中式振鈴檢測電路；該電路為振鈴檢測提供了一硬件平臺，通過該硬件平臺結(jié)合現(xiàn)有的軟件能夠?qū)崿F(xiàn)對多個FXO接口傳來的振鈴信號進行處理，提高了工作效率。
[0006]本發(fā)明問題之一是這樣實現(xiàn)的:一種基于FPGA的集中式振鈴檢測電路，包括一處理器和一可編程器件FPGA ;所述可編程器件FPGA內(nèi)設(shè)置有模擬寄存器和振鈴檢測模塊；所述振鈴檢測模塊與模擬寄存器連接，模擬寄存器通過總線與處理器連接；若干個的DAA設(shè)備通過各自的FXO接口與可編程器件FPGA連接；各個DAA設(shè)備的FXO接口送出的ring信號線集中傳送給可編程器件FPGA，通過振鈴檢測模塊，同時把各路FXO接口的有效振鈴音標志位ring[0:x]、振鈴音方波周期ring_hz、有效振鈴音持續(xù)時間cnt_ring[0:x]以及振鈴音間隔時間cnt_noring[0:x]記錄在模擬寄存器中，當有有效振鈴時，可編程器件FPGA輸出一個中斷INT#給處理器，處理器通過總線把可編程器件FPGA記錄的數(shù)據(jù)集中收取，到達集中式傳遞信息的作用；同時處理器能通過總線設(shè)置模擬寄存器的檢測振鈴音周期ring_set_hz以及周期波動范圍ring_set_range。
[0007]進一步地，所述處理器為CPU或者數(shù)字信號處理器DSP。
[0008]進一步地，所述可編程器件FPGA采用EP4CE6F17C8N型號的IC芯片。
[0009]進一步地，所述振鈴檢測模塊的檢測具體為:可編程器件FPGA通過檢測DAA設(shè)備的DAA芯片送出的ring振鈴信號；檢測振鈴音的方波周期，在檢測到ring振鈴信號連續(xù)至少三個方波周期在預設(shè)范圍內(nèi)，則判斷為有效振鈴音，把有效振鈴音標志位置為1，且記錄該振鈴音周期以及給處理器發(fā)出中斷，通知處理器有振鈴產(chǎn)生，同時開始計時有效振鈴音持續(xù)時間，清空振鈴音間隔時間；如檢測振鈴音周期不在預設(shè)范圍內(nèi)，則不進行操作，重新進行振鈴音周期檢測，保持原有有效振鈴音標志位不變；如果不超過三個方波周期在預設(shè)范圍內(nèi)或者振鈴音周期超過設(shè)定的最大值，則為還未出現(xiàn)有效振鈴音或有效振鈴音已結(jié)束，把有效振鈴音標志位置為0，結(jié)束有效振鈴音持續(xù)時間，開始計時振鈴音間隔時間；如果振鈴音間隔時間超過最大值則振鈴過程一結(jié)束，清空有效振鈴音持續(xù)時間，清空振鈴音方波周期記錄；同時在FPGA內(nèi)部設(shè)置模擬寄存器；處理器通過總線設(shè)置其方波周期最大值，振鈴音方波周期及預設(shè)范圍；同時也可讀取有效振鈴音持續(xù)時間，有效振鈴標志位，振鈴音間隔時間。
[0010]本發(fā)明要解決的技術(shù)問題之二，在于提供一種基于FPGA的集中式振鈴檢測方法；能夠?qū)崿F(xiàn)對多個FXO接口傳來的振鈴信號進行處理，提高了工作效率。
[0011]本發(fā)明問題之二是這樣實現(xiàn)的:一種基于FPGA的集中式振鈴檢測方法，所述方法需提供一處理器和一可編程器件FPGA ;所述可編程器件FPGA內(nèi)設(shè)置有模擬寄存器和振鈴檢測模塊；所述方法具體為:
[0012]步驟1、將若干個的DAA設(shè)備通過各自的FXO接口與可編程器件FPGA連接；
[0013]步驟2、各個DAA設(shè)備的FXO接口送出的ring信號線集中傳送給可編程器件FPGA，通過振鈴檢測模塊，同時把各路FXO接口的有效振鈴音標志位ring [O:x]、振鈴音方波周期ring_hz、有效振鈴音持續(xù)時間cnt_ring[0:x]以及振鈴音間隔時間cnt_noring[0:x]記錄在模擬寄存器中，
[0014]步驟3、當有有效振鈴時，可編程器件FPGA輸出一個中斷INT#給處理器，處理器通過總線把可編程器件FPGA記錄的數(shù)據(jù)集中收取，到達集中式傳遞信息的作用；同時處理器能通過總線設(shè)置模擬寄存器的檢測振鈴音周期ring_set_hz以及周期波動范圍ring_set_range ο
[0015]進一步地，所述處理器為CPU或者數(shù)字信號處理器DSP。
[0016]進一步地，所述可編程器件FPGA采用EP4CE6F17C8N型號的IC芯片。
[0017]進一步地，所述振鈴檢測模塊的檢測具體為:可編程器件FPGA通過檢測DAA設(shè)備的DAA芯片送出的ring振鈴信號；檢測振鈴音的方波周期，在檢測到ring振鈴信號連續(xù)至少三個方波周期在預設(shè)范圍內(nèi)，則判斷為有效振鈴音，把有效振鈴音標志位置為1，且記錄該振鈴音周期以及給處理器發(fā)出中斷，通知處理器有振鈴產(chǎn)生，同時開始計時有效振鈴音持續(xù)時間，清空振鈴音間隔時間；如檢測振鈴音周期不在預設(shè)范圍內(nèi)，則不進行操作，重新進行振鈴音周期檢測，保持原有有效振鈴音標志位不變；如果不超過三個方波周期在預設(shè)范圍內(nèi)或者振鈴音周期超過設(shè)定的最大值，則為還未出現(xiàn)有效振鈴音或有效振鈴音已結(jié)束，把有效振鈴音標志位置為O，結(jié)束有效振鈴音持續(xù)時間，開始計時振鈴音間隔時間；如果振鈴音間隔時間超過最大值則振鈴過程一結(jié)束，清空有效振鈴音持續(xù)時間，清空振鈴音方波周期記錄；同時在FPGA內(nèi)部設(shè)置模擬寄存器；處理器通過總線設(shè)置其方波周期最大值，振鈴音方波周期及預設(shè)范圍；同時也可讀取有效振鈴音持續(xù)時間，有效振鈴標志位，振鈴音間隔時間。
[0018]本發(fā)明的優(yōu)點在于:1、通過基于FPGA的集中式振鈴檢測方法，可以有效避免處理器資源耗損。
[0019]2、在FPGA內(nèi)部設(shè)置模擬寄存器，可以簡單有效得與處理器通訊，達到集中式檢測，集中配置、集中傳遞信息的作用。
[0020]3、FPGA屬于硬件語言，速率快。同時通過集中檢測，集中配置，集中傳遞信息，避免了 FXO接口數(shù)量多時逐個輪詢所浪費的時間，可以有效提高效率。
[0021]4、通過檢測連續(xù)三個方波周期，可以有效地避免偶爾出現(xiàn)剛好周期的脈沖干擾信號。同時三個方波周期(例25hz)只有120ms，可以大大縮短防抖動所設(shè)置幾百毫秒到1000毫秒的響應延遲。
【附圖說明】
[0022]圖1是本發(fā)明的結(jié)構(gòu)示意圖。
[0023]圖2為本發(fā)明的流程示意圖。
[0024]圖3為本發(fā)明振鈴檢測模塊實現(xiàn)的流程示意圖。
【具體實施方式】
[0025]請參閱圖1至圖3所示，一種基于FPGA的集中式振鈴檢測電路，包括一處理器和一可編程器件FPGA ;所述可編程器件FPGA內(nèi)設(shè)置有模擬寄存器和振鈴檢測模塊；所述振鈴檢測模塊與模擬寄存器連接，模擬寄存器通過總線與處理器連接；若干個的DAA設(shè)備通過各自的FXO接口與可編程器件FPGA連接；各個DAA設(shè)備的FXO接口送出的ring信號線集中傳送給可編程器件FPGA，通過振鈴檢測模塊，同時把各路FXO接口的有效振鈴音標志位ring[0:x]、振鈴音方波周期ring_hz、有效振鈴音持續(xù)時間cnt_ring[0:x]以及振鈴音間隔時間cnt_noring[0:x]記錄在模擬寄存器中，當有有效振鈴時，可編程器件FPGA輸出一個中斷INT#給處理器，處理器通過總線把可編程器件FPGA記錄的數(shù)據(jù)集中收取，到達集中式傳遞信息的作用；可編程器件FPGA把這些記錄數(shù)據(jù)集中通過總線傳送給處理器，處理器進行檢測處理；同時處理器能通過總線設(shè)置模擬寄存器的檢測振鈴音周期ring_set_hZ以及周期波動范圍ring_set_range。
[0026]其中，所述處理器為CPU或者數(shù)字信號處理器DSP。
[0027]所述可編程器件FPGA采用EP4CE6F17C8N型號的IC芯片。
[0028]所述振鈴檢測模塊的檢測具體為:可編程器件FPGA通過檢測DAA設(shè)備的DAA芯片送出的ring振鈴信號；檢測振鈴音的(例25Hz)方波周期，在檢測到ring振鈴信號連續(xù)至少三個方波周期在預設(shè)范圍內(nèi)，則判斷為有效振鈴音，把有效振鈴音標志位置為1，且記錄該振鈴音周期以及給處理