技術(shù)和技藝中的任何一種來表示。例如，貫穿以上描述可能被引述的數(shù)據(jù)、指令、命令、信息、信號(hào)、比特、碼元、以及碼片可由電壓、電流、電磁波、磁場(chǎng)或磁粒子、光場(chǎng)或光粒子、或其任意組合來表示。
[0104]本領(lǐng)域技術(shù)人員將進(jìn)一步認(rèn)識(shí)到，結(jié)合本文中公開的這些實(shí)施例描述的各種示例性邏輯圖框、模塊、電路、以及算法步驟可被實(shí)現(xiàn)為電子硬件、計(jì)算機(jī)軟件、或兩者的組合。為清楚地說明硬件和軟件的這一可互換性，各種示例性組件、圖框、模塊、電路、以及步驟在以上是以其功能集的形式作一般化的描述。此類功能集是被實(shí)現(xiàn)為硬件還是軟件取決于特定的應(yīng)用以及施加于整個(gè)系統(tǒng)的設(shè)計(jì)約束。本領(lǐng)域技術(shù)人員可針對(duì)每一特定應(yīng)用以不同方式實(shí)現(xiàn)所描述的功能集，但此類實(shí)現(xiàn)決策不應(yīng)被解釋為致使脫離本發(fā)明的范圍。
[0105]結(jié)合本文中公開的這些實(shí)施例描述的各種示例性邏輯圖框、模塊、以及電路可用通用處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、或其他可編程邏輯器件、分立門或晶體管邏輯、分立硬件組件、或其設(shè)計(jì)成執(zhí)行本文中所描述的功能的任意組合來實(shí)現(xiàn)或執(zhí)行。通用處理器可以是微處理器，但在替換方案中，該處理器可以是任何常規(guī)的處理器、控制器、微控制器、或狀態(tài)機(jī)。處理器還可被實(shí)現(xiàn)為計(jì)算設(shè)備的組合，例如DSP與微處理器的組合、多個(gè)微處理器、與DSP核心協(xié)作的一個(gè)或多個(gè)微處理器、或任何其他此類配置。
[0106]結(jié)合本文中所公開的這些實(shí)施例描述的方法或算法的步驟可直接在硬件中、在由處理器執(zhí)行的軟件模塊中、或在這兩者的組合中實(shí)施。軟件模塊可駐留在RAM存儲(chǔ)器、快閃存儲(chǔ)器、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤、可移動(dòng)盤、CD-ROM、或本領(lǐng)域中已知的任何其他形式的存儲(chǔ)介質(zhì)中。示例性存儲(chǔ)介質(zhì)被耦合到處理器以使得處理器能夠從該存儲(chǔ)介質(zhì)讀取信息或向其寫入信息。在替換方案中，存儲(chǔ)介質(zhì)可被集成到處理器。處理器和存儲(chǔ)介質(zhì)可駐留在ASIC中。ASIC可駐留在用戶終端中。在替換方案中，處理器和存儲(chǔ)介質(zhì)可作為分立組件駐留在用戶終端中。
[0107]本文中包括小標(biāo)題以供參考并協(xié)助定位某些章節(jié)。這些小標(biāo)題并非旨在限定文中在其下所描述的概念的范圍，并且這些概念在貫穿整個(gè)說明書的其他章節(jié)中可具有適用性。
[0108]提供對(duì)所公開的實(shí)施例的以上描述是為了使本領(lǐng)域任何技術(shù)人員皆能制作或使用本發(fā)明。對(duì)這些實(shí)施例的各種修改對(duì)于本領(lǐng)域技術(shù)人員將是顯而易見的，并且本文中定義的普適原理可應(yīng)用于其他實(shí)施例而不會(huì)脫離本發(fā)明的精神或范圍。由此，本發(fā)明并非旨在被限定于本文中所示出的實(shí)施例，而是應(yīng)與符合本文中所公開的原理和新穎性特征的最廣義的范圍一致。
【主權(quán)項(xiàng)】
1.一種設(shè)備(110)，包括: 用于生成包括一訓(xùn)練序列的多個(gè)脈沖串的裝置(120，130)，所述訓(xùn)練序列為所述多個(gè)脈沖串所共享，從而所述多個(gè)脈沖串包括帶所述訓(xùn)練序列的至少一個(gè)脈沖串，并且其中所述多個(gè)脈沖串進(jìn)一步包括至少一個(gè)短訓(xùn)練序列，每一短訓(xùn)練序列皆短于所述訓(xùn)練序列，并且其中每個(gè)帶所述訓(xùn)練序列的脈沖串不帶有所述短訓(xùn)練序列，并且所述多個(gè)脈沖串進(jìn)一步至少包括不帶訓(xùn)練序列的脈沖串；以及 用于在多個(gè)時(shí)隙中每時(shí)隙中一個(gè)脈沖串地發(fā)送所述多個(gè)脈沖串的裝置(122，124)。2.如權(quán)利要求1所述的設(shè)備，其特征在于，所述用于生成多個(gè)脈沖串的裝置包括用于生成在各相鄰脈沖串之間沒有保護(hù)時(shí)段的所述多個(gè)脈沖串的裝置。3.如權(quán)利要求1所述的設(shè)備，其特征在于，所述用于生成多個(gè)脈沖串的裝置包括生成至少一個(gè)僅具有數(shù)據(jù)和拖尾比特的脈沖串。4.如權(quán)利要求1所述的設(shè)備，其特征在于，所述用于生成多個(gè)脈沖串的裝置包括用于根據(jù)全球移動(dòng)通信系統(tǒng)(GSM)和增強(qiáng)數(shù)據(jù)率全球演進(jìn)(EDGE)來生成所述多個(gè)脈沖串的裝置。5.如權(quán)利要求1所述的設(shè)備，還包括: 至少一個(gè)處理器(120，130)，配置成實(shí)現(xiàn)所述用于生成多個(gè)脈沖串的裝置和所述用于發(fā)送多個(gè)脈沖串的裝置；以及 耦合到所述至少一個(gè)處理器的存儲(chǔ)器。6.如權(quán)利要求5所述的設(shè)備，其特征在于，所述多個(gè)脈沖串包括帶所述訓(xùn)練序列的第一個(gè)脈沖串以及不帶訓(xùn)練序列的第二個(gè)脈沖串。7.如權(quán)利要求5所述的設(shè)備，其特征在于，所述訓(xùn)練序列位于靠近所述多個(gè)脈沖串的中部的地方。8.如權(quán)利要求5所述的設(shè)備，其特征在于，所述訓(xùn)練序列是在所述多個(gè)脈沖串中的第一個(gè)脈沖串中發(fā)送的，并且其中每一其余脈沖串皆包括一短于所述訓(xùn)練序列的短訓(xùn)練序列。9.如權(quán)利要求5所述的設(shè)備，其特征在于，所述多個(gè)脈沖串在各相鄰脈沖串之間不具有保護(hù)時(shí)段。10.如權(quán)利要求5所述的設(shè)備，其特征在于，有一保護(hù)時(shí)段跟在所述多個(gè)脈沖串中的最后一個(gè)脈沖串之后。11.如權(quán)利要求5所述的設(shè)備，其特征在于，所述多個(gè)脈沖串包括至少一個(gè)僅具有數(shù)據(jù)和拖尾比特的脈沖串。12.如權(quán)利要求5所述的設(shè)備，其特征在于，所述多個(gè)脈沖串進(jìn)一步包括位于所述多個(gè)脈沖串當(dāng)中的第一個(gè)脈沖串的起始處的第一拖尾比特字段以及最后一個(gè)脈沖串的末尾處的第二拖尾比特字段。13.如權(quán)利要求5所述的設(shè)備，其特征在于，所述多個(gè)脈沖串進(jìn)一步包括至少一個(gè)竊取標(biāo)志字段。14.如權(quán)利要求5所述的設(shè)備，其特征在于，所述多個(gè)脈沖串在一幀的數(shù)個(gè)連貫的時(shí)隙中發(fā)送。15.如權(quán)利要求5所述的設(shè)備，其特征在于，所述至少一個(gè)處理器處理一數(shù)據(jù)塊以獲得多個(gè)輸出塊，并為所述多個(gè)輸出塊中的每一個(gè)生成所述多個(gè)脈沖串。16.如權(quán)利要求5所述的設(shè)備，其特征在于，所述至少一個(gè)處理器根據(jù)全球移動(dòng)通信系統(tǒng)(GSM)和增強(qiáng)數(shù)據(jù)率全球演進(jìn)(EDGE)來生成所述多個(gè)脈沖串。17.—種方法，包括: 生成(1014)包括一訓(xùn)練序列的多個(gè)脈沖串，所述訓(xùn)練序列為所述多個(gè)脈沖串所共享，從而所述多個(gè)脈沖串包括帶所述訓(xùn)練序列的至少一個(gè)脈沖串，并且其中所述多個(gè)脈沖串進(jìn)一步包括至少一個(gè)短訓(xùn)練序列，每一短訓(xùn)練序列皆短于所述訓(xùn)練序列，并且其中每個(gè)帶所述訓(xùn)練序列的脈沖串不帶有所述短訓(xùn)練序列，并且所述多個(gè)脈沖串進(jìn)一步至少包括不帶訓(xùn)練序列的脈沖串；以及 在多個(gè)時(shí)隙中每時(shí)隙中一個(gè)脈沖串地發(fā)送(1016)所述多個(gè)脈沖串。18.如權(quán)利要求17所述的方法，其特征在于，所述生成多個(gè)脈沖串包括生成在各相鄰脈沖串之間沒有保護(hù)時(shí)段的所述多個(gè)脈沖串。19.如權(quán)利要求17所述的方法，其特征在于，所述生成多個(gè)脈沖串包括生成至少一個(gè)僅具有數(shù)據(jù)和拖尾比特的脈沖串。20.如權(quán)利要求17所述的方法，其特征在于，所述生成多個(gè)脈沖串包括根據(jù)全球移動(dòng)通信系統(tǒng)(GSM)和增強(qiáng)數(shù)據(jù)率全球演進(jìn)(EDGE)來生成所述多個(gè)脈沖串。21.一種裝置(150)，包括: 至少一個(gè)處理器(160，170)，配置成接收包括一訓(xùn)練序列的多個(gè)脈沖串，所述訓(xùn)練序列為所述多個(gè)脈沖串所共享，從而所述多個(gè)脈沖串包括帶所述訓(xùn)練序列的至少一個(gè)脈沖串，基于所述訓(xùn)練序列來推導(dǎo)出信道估計(jì)，以及用所述信道估計(jì)來對(duì)所述多個(gè)脈沖串執(zhí)行數(shù)據(jù)檢測(cè)，其中所述多個(gè)脈沖串是在多個(gè)時(shí)隙中每時(shí)隙中一個(gè)脈沖串地被接收的，并且其中所述多個(gè)脈沖串進(jìn)一步包括至少一個(gè)短訓(xùn)練序列，每一短訓(xùn)練序列皆短于所述訓(xùn)練序列，并且其中每個(gè)帶所述訓(xùn)練序列的脈沖串不帶有所述短訓(xùn)練序列，并且其中所述至少一個(gè)處理器用所述至少一個(gè)短訓(xùn)練序列更新所述信道估計(jì)，并且所述多個(gè)脈沖串進(jìn)一步至少包括不帶訓(xùn)練序列的脈沖串；以及； 耦合到所述至少一個(gè)處理器的存儲(chǔ)器。22.—種方法，包括: 接收(1112)包括一訓(xùn)練序列的多個(gè)脈沖串，所述訓(xùn)練序列為所述多個(gè)脈沖串所共享，從而所述多個(gè)脈沖串包括帶所述訓(xùn)練序列的至少一個(gè)脈沖串，其中所述多個(gè)脈沖串是在多個(gè)時(shí)隙中每時(shí)隙中一個(gè)脈沖串地被接收的，并且其中所述多個(gè)脈沖串進(jìn)一步包括至少一個(gè)短訓(xùn)練序列，每一短訓(xùn)練序列皆短于所述訓(xùn)練序列，并且其中每個(gè)帶所述訓(xùn)練序列的脈沖串不帶有所述短訓(xùn)練序列，并且所述多個(gè)脈沖串進(jìn)一步至少包括不帶訓(xùn)練序列的脈沖串； 基于所述訓(xùn)練序列來推導(dǎo)出(1114)信道估計(jì)； 用所述至少一個(gè)短訓(xùn)練序列更新所述信道估計(jì)；以及 用所述信道估計(jì)來對(duì)所述多個(gè)脈沖串執(zhí)行(1116)數(shù)據(jù)檢測(cè)。23.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，包括用于使計(jì)算機(jī)或處理器執(zhí)行根據(jù)權(quán)利要求17-20、22中任一權(quán)利要求的方法步驟。
【專利摘要】本公開涉及無線通信系統(tǒng)中具有高效率的時(shí)隙和塊格式的數(shù)據(jù)傳輸。描述了使用新穎的時(shí)隙和塊格式來高效地傳送數(shù)據(jù)和訓(xùn)練序列的技術(shù)。發(fā)射機(jī)(110)處理(例如，編碼、交織、以及分段)數(shù)據(jù)塊以獲得多個(gè)輸出塊。對(duì)于每一輸出塊，發(fā)射機(jī)(110)生成具有一訓(xùn)練序列的多個(gè)脈沖串，該訓(xùn)練序列為這些脈沖串所共享。發(fā)射機(jī)(110)在多個(gè)時(shí)隙中，例如在一幀里連貫的多個(gè)時(shí)隙中發(fā)送對(duì)應(yīng)于每一輸出塊的這多個(gè)脈沖串。對(duì)應(yīng)于每一輸出塊的這多個(gè)脈沖串可以(1)包括一個(gè)或多個(gè)短訓(xùn)練序列，(2)省略相鄰脈沖串之間的保護(hù)時(shí)段，(3)在第一脈沖串的起始處包括第一拖尾比特字段，并在最后一個(gè)脈沖串的末尾處包括第二拖尾比特字段，(4)包括至少一個(gè)竊取標(biāo)志字段，或者(5)具有上述的任意組合。
【IPC分類】H04B7/26, H04L27/18, H04J3/06
【公開號(hào)】CN105187349
【申請(qǐng)?zhí)枴緾N201510481152
【發(fā)明人】N·P·S·安德森, L·卡薩?？?
【申請(qǐng)人】高通股份有限公司
【公開日】2015年12月23日
【申請(qǐng)日】2006年5月9日
【公告號(hào)】CA2608112A1, CA2608112C, CN101199141A, EP1880489A1, EP1880489A4, EP2624480A2, US8170047, US20070002823, WO2006122142A1