一種用于降低ofdm系統(tǒng)發(fā)射信號(hào)峰均比的方法及系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于通信技術(shù)領(lǐng)域，具體的說，是一種用于降低0FDM系統(tǒng)發(fā)射信號(hào)峰均比 的方法及系統(tǒng)。
【背景技術(shù)】
[0002] 無線通信系統(tǒng)中無線基站的發(fā)射機(jī)利用功率放大器來發(fā)射信號(hào)，目的是補(bǔ)償因傳 播距離過長而帶來的信號(hào)衰減。功率放大器具有一定的線性區(qū)域，功率放大器的成本取決 于其線性區(qū)域的大小。具有高峰均比的信號(hào)會(huì)降低功率放大器的效率并且增加功率損耗， 這對(duì)功率放大器的線性度提出了很高的要求。為了保證功率放大器工作在線性區(qū)域，并提 高其效率，這就要求進(jìn)入功率放大器的信號(hào)峰均比必須在一定范圍以內(nèi)。在無線通信系統(tǒng) 中，常使用削波技術(shù)來降低進(jìn)入功率放大器的信號(hào)峰均比，但不幸的是削波技術(shù)的引入，可 能會(huì)帶來一定程度的信號(hào)失真，以及帶外頻譜擴(kuò)展或者鄰道干擾等問題。0FDM系統(tǒng)峰均比 平均功率比較高，對(duì)非線性效應(yīng)很敏感，這就要求發(fā)射機(jī)的一些部件，例如高功率放大器、 A/D和D/A轉(zhuǎn)換器等具有很大的線性動(dòng)態(tài)范圍，使得實(shí)現(xiàn)成本增加。同時(shí)，這些部件的非線 性也會(huì)對(duì)動(dòng)態(tài)范圍較大的信號(hào)產(chǎn)生非線性失真，造成子信道干擾、信號(hào)幅度及相位的畸變， 從而影響0FDM系統(tǒng)的性能。因此，如何降低0FDM系統(tǒng)的峰均比是理論轉(zhuǎn)化為實(shí)踐的關(guān)鍵。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于提供一種用于降低0FDM系統(tǒng)發(fā)射信號(hào)峰均比的方法及系統(tǒng)， 旨在解決現(xiàn)有的無線通信系統(tǒng)中存在的信號(hào)容易失真，造成子信道干擾、信號(hào)幅度及相位 的畸變，從而影響0FDM系統(tǒng)性能的問題。
[0004] 本發(fā)明是這樣實(shí)現(xiàn)的，一種用于降低0FDM系統(tǒng)發(fā)射信號(hào)峰均比的方法，所述用于 降低0FDM系統(tǒng)發(fā)射信號(hào)峰均比的方法包括：
[0005] 實(shí)現(xiàn)組合時(shí)序邏輯；
[0006] 實(shí)現(xiàn)數(shù)模轉(zhuǎn)換，處理前端數(shù)據(jù)速率高的信號(hào)。
[0007] 進(jìn)一步，所述實(shí)現(xiàn)組合時(shí)序邏輯包括：
[0008] 對(duì)輸入信號(hào)變換和處理逆傅立葉信號(hào)；
[0009] 對(duì)串轉(zhuǎn)并信號(hào)首先進(jìn)行星座映射處理，再把串行轉(zhuǎn)換為并行信號(hào)；
[0010] 對(duì)預(yù)編碼單元輸出信號(hào)處理；
[0011] 對(duì)信號(hào)幅值估算；
[0012] 對(duì)并串轉(zhuǎn)換的信號(hào)先加循環(huán)前綴處理，在把并行信號(hào)轉(zhuǎn)換為串行信號(hào)。
[0013] 進(jìn)一步，所述快速傅立葉逆變換模塊包括：
[0014] 蝶運(yùn)算單元，用于通過系數(shù)％才^的對(duì)稱性、周期性和可約性化簡，只要求出4個(gè) N/4點(diǎn)的DFT，即Xi(K)、X2 (K)、X3 (K)和X4 (K)，就可以求出全部的Xw值，運(yùn)算量大大減少；
[0015] 濾波器，與所述蝶運(yùn)算單元連接，用于濾除經(jīng)過變換的帶外頻率和系統(tǒng)內(nèi)外產(chǎn)生 的噪聲；
[0016] 旋轉(zhuǎn)因子單元，與所述蝶運(yùn)算單元連接，用于存儲(chǔ)蝶形運(yùn)算中所需的復(fù)數(shù)常數(shù)，該 常數(shù)位于復(fù)數(shù)平面的單位圓上；
[0017] 乒乓緩存結(jié)構(gòu)，與所述濾波器連接，用于解決突發(fā)接收高速率數(shù)據(jù)和低處理速率 之間的矛盾，實(shí)現(xiàn)數(shù)據(jù)實(shí)時(shí)處理；
[0018] 進(jìn)一步，所述信號(hào)幅值估算包括：
[0019] 獲取信號(hào)各采樣點(diǎn)數(shù)據(jù)；
[0020] 計(jì)算各采樣點(diǎn)信號(hào)的信號(hào)幅值。
[0021] 進(jìn)一步，所述對(duì)并串轉(zhuǎn)換輸出信號(hào)再次處理包括：
[0022] 通過查表法判斷每一種調(diào)制載波的門限值；
[0023] 根據(jù)門限值計(jì)算每一種載波的增益系數(shù)。
[0024] 進(jìn)一步，所述對(duì)輸入信號(hào)變換和處理逆傅立葉信號(hào)包括：
[0025] 實(shí)現(xiàn)信號(hào)的星型圖映射、多相位調(diào)制；
[0026] 對(duì)輸入的信號(hào)進(jìn)行降低速率；
[0027] 信號(hào)的延時(shí)預(yù)判；
[0028] 對(duì)輸入信號(hào)進(jìn)行提高速率。
[0029] 所述發(fā)射信號(hào)峰均比系統(tǒng)包括：
[0030] FPGA模塊，通過編寫預(yù)編碼法和壓擴(kuò)法程序，對(duì)信號(hào)進(jìn)行處理，實(shí)現(xiàn)降低0FDM信 號(hào)峰均比的功能；
[0031] 數(shù)模轉(zhuǎn)換器，與所述FPGA模塊連接，用于實(shí)現(xiàn)數(shù)模轉(zhuǎn)換，處理前端數(shù)據(jù)速率高的 信號(hào)；
[0032] 電源模塊，與所述FPGA模塊和數(shù)模轉(zhuǎn)換器連接，用于提供直流工作電壓。
[0033] 進(jìn)一步，所述FPGA模塊包括：
[0034] 串并轉(zhuǎn)換單元，用于對(duì)輸入信號(hào)變換和處理逆傅立葉信號(hào)；
[0035] 預(yù)編碼單元，與所述串并轉(zhuǎn)換單元連接，用于對(duì)串轉(zhuǎn)并信號(hào)進(jìn)行預(yù)處理；
[0036] 快速傅立葉逆變換單元，與所述預(yù)編碼單元和串并轉(zhuǎn)換單元連接，用于對(duì)預(yù)編碼 單元輸出信號(hào)處理；
[0037] 信號(hào)幅值估計(jì)單元，與所述預(yù)編碼單元連接，用于對(duì)信號(hào)幅值估算；
[0038] 壓擴(kuò)單元，與所述串并轉(zhuǎn)換單元和信號(hào)幅值估計(jì)單元連接，用于對(duì)并串轉(zhuǎn)換輸出 信號(hào)再次處理；
[0039] 進(jìn)一步，所述快速傅立葉逆變換單元包括：
[0040] 蝶運(yùn)算單元，用于通過系數(shù)談^^的對(duì)稱性、周期性和可約性化簡，只要求出4個(gè) N/4點(diǎn)的DFT，即Xi(K)、X2 (K)、X3 (K)和X4 (K)，就可以求出全部的Xw值，運(yùn)算量大大減少；
[0041] 濾波器，與所述蝶運(yùn)算單元連接，用于濾除經(jīng)過變換的帶外頻率和系統(tǒng)內(nèi)外產(chǎn)生 的噪聲；
[0042] 旋轉(zhuǎn)因子單元，與所述蝶運(yùn)算單元連接，用于存儲(chǔ)蝶形運(yùn)算中所需的復(fù)數(shù)常數(shù)，該 常數(shù)位于復(fù)數(shù)平面的單位圓上；
[0043] 乒乓緩存結(jié)構(gòu)，與所述濾波器連接，用于解決突發(fā)接收高速率數(shù)據(jù)和低處理速率 之間的矛盾，實(shí)現(xiàn)數(shù)據(jù)實(shí)時(shí)處理；
[0044] 所述預(yù)編碼單元用到加法器和乘法器；
[0045] 進(jìn)一步，所述信號(hào)幅值估計(jì)單元包括：
[0046] 信號(hào)獲取子單元，用于獲取信號(hào)各采樣點(diǎn)數(shù)據(jù)；
[0047] 信號(hào)幅值計(jì)算子單元，連接所述信號(hào)獲取子單元，用于計(jì)算各采樣點(diǎn)信號(hào)的幅值。
[0048] 進(jìn)一步，所述壓擴(kuò)單元包括：
[0049] 門限判決子單元，用于通過查表法判斷每一種調(diào)制載波的門限值；
[0050] 增益調(diào)制子單元，與所述門限判決子單元連接，根據(jù)門限值計(jì)算每一種載波的增 益系數(shù)。
[0051] 進(jìn)一步，所述串并轉(zhuǎn)換單元包括：
[0052] 星座映射模塊，用于實(shí)現(xiàn)信號(hào)的星型圖映射、多相位調(diào)制；
[0053]串轉(zhuǎn)并模塊，與所述星座映射模塊連接，用于降低輸入信號(hào)的速率；
[0054] 循環(huán)前綴模塊，與所述串轉(zhuǎn)并模塊連接，用于信號(hào)的延時(shí)預(yù)判；
[0055] 并轉(zhuǎn)串模塊，與所述循環(huán)前綴模塊連接，用于提高輸入信號(hào)的速率。
[0056] 本發(fā)明提供的用于降低0FDM系統(tǒng)發(fā)射信號(hào)峰均比的方法及系統(tǒng)，快速傅立葉逆 變換單元進(jìn)一步包括蝶形運(yùn)算單元、濾波器、旋轉(zhuǎn)因子單元和乒乓緩存結(jié)構(gòu)，實(shí)現(xiàn)了多載波 映射；蝶運(yùn)算單元采用4對(duì)RAM*2來存儲(chǔ)蝶運(yùn)算的操作數(shù)，從而大幅提高了運(yùn)算速度；旋轉(zhuǎn) 因子單元運(yùn)用查表法，也加快了算法的執(zhí)行速度；乒乓緩存結(jié)構(gòu)，配置成乒乓結(jié)構(gòu)，進(jìn)一步 提高了運(yùn)算速度；預(yù)編碼單元采用優(yōu)良的Zadoff-Chusequences算法，具有良好的自相關(guān) 性和互相關(guān)性，有利于減少碼間干擾，同時(shí)Zadoff-Chu序列具有對(duì)稱性，可以降低序列生 成的復(fù)雜度。
[0057] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)優(yōu)勢(shì)如下：
[0058] 1、本發(fā)明極大的簡化了Zadoff-Chusequences算法，大大降低了程序?qū)崿F(xiàn)的復(fù)雜 度。
[0059]2、本發(fā)明比單一的Zadoff-Chusequences預(yù)編碼法和單一的壓擴(kuò)法具有更低的 峰均比。
[0060] 3、本發(fā)明采用大規(guī)?，F(xiàn)場(chǎng)可編程器件制作，可以通過配置不同的程序，實(shí)現(xiàn)對(duì)工 作參數(shù)的靈活修改，設(shè)備結(jié)構(gòu)精簡，成本顯著降低。
【附圖說明】
[0061]圖1是本發(fā)明實(shí)施例提供的降低0FDM系統(tǒng)發(fā)射機(jī)峰均比系統(tǒng)的結(jié)構(gòu)框圖；
[0062] 圖中：1、現(xiàn)場(chǎng)可編程門陣列（FPGA)模塊；2、數(shù)模轉(zhuǎn)換器；3、電源模塊。
[0063]圖2是本發(fā)明實(shí)施例提供的用于降低0FDM系統(tǒng)發(fā)射信號(hào)峰均比的系統(tǒng)程序結(jié)構(gòu) 框圖。
[0064]圖3是本發(fā)明實(shí)施例提供的串并轉(zhuǎn)換模塊的四個(gè)程序模塊圖。
[0065]圖4是本發(fā)明實(shí)施例提供的快速傅立葉逆變換模塊的四個(gè)程序模塊圖。
[0066]圖5是本發(fā)明實(shí)施例提供的信號(hào)幅值估計(jì)模塊的兩個(gè)程序模塊圖。
[0067]圖6是本發(fā)明實(shí)施例提供的壓擴(kuò)模塊的兩個(gè)程序模塊圖。
【具體實(shí)施方式】
[0068] 為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合實(shí)施例，對(duì)本發(fā)明 進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于 限定本發(fā)明。
[0069] 下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明的應(yīng)用原理作進(jìn)一步描述。
[0070] 圖1顯示了本發(fā)明的降低0FDM系統(tǒng)發(fā)射機(jī)峰均比算法的結(jié)構(gòu)圖，如圖1所示，該 系統(tǒng)包括：FPGA模塊1、數(shù)模轉(zhuǎn)換器2和電壓模塊3。其中FPGA模塊1包括串并轉(zhuǎn)換單元、預(yù) 編碼單元、快速傅立葉逆變換（IFFT)單元、信號(hào)幅值估計(jì)單元和壓擴(kuò)單元等程序模塊。本 發(fā)明特別的適用于子載波數(shù)較少的LTE、數(shù)字音頻廣播（DAB)、數(shù)字視頻廣播（DVB)和WLAN 等等系統(tǒng)發(fā)射機(jī)。
[0071] 圖2中的串并轉(zhuǎn)換單元，用于通過端口輸入信號(hào)和輸出信號(hào)，其中內(nèi)部組成如圖3 所示，包括星座映射單元、串轉(zhuǎn)并單元、循環(huán)前綴單元和并轉(zhuǎn)串單元。
[0072] 星座映射單元，用于實(shí)現(xiàn)信號(hào)的星型圖映射、多相位調(diào)制。
[0073] 串轉(zhuǎn)并單元，用于對(duì)輸入的信號(hào)進(jìn)行降低速率，方便FPGA處理。
[0074] 循環(huán)前綴單元，用于信號(hào)的延時(shí)預(yù)判，起到保護(hù)有效數(shù)據(jù)的作用。
[0075] 并轉(zhuǎn)串單元，用于對(duì)輸入信號(hào)進(jìn)行提高速率，以便高速傳輸。
[0076] 圖2中的預(yù)編碼單元，通過端口連接串并轉(zhuǎn)換單元的端口，輸入信號(hào)數(shù)