一種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于信號(hào)處理技術(shù)領(lǐng)域，更具體地，涉及一種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置。
【背景技術(shù)】
[0002]隨著視頻顯示技術(shù)的不斷發(fā)展，畫(huà)面分辨率從最初的720P、1080P提高到了現(xiàn)在的4k*2K、8K*4K，畫(huà)面刷新率也從最初的30Hz、60Hz上升到了現(xiàn)在的120Hz、240Hz。為了滿(mǎn)足高分辨率的顯示要求，顯示傳輸技術(shù)在不斷的更新，從早期支持低分辨率的LVDS傳輸技術(shù)發(fā)展到能支持高分辨率的DP、MIPI和V-BY-0NE等傳輸技術(shù)，且各種傳輸技術(shù)的傳輸協(xié)議也在不斷的進(jìn)行升級(jí)，如DP傳輸技術(shù)的傳輸協(xié)議從原來(lái)的DP1.1升級(jí)到了 DP1.2。
[0003]由于LVDS等傳統(tǒng)接口的液晶模組還繼續(xù)在生產(chǎn)，其測(cè)試裝置未進(jìn)入代換周期仍將繼續(xù)使用，模組生產(chǎn)商雖然也生產(chǎn)DP1.2液晶模組，但為了保護(hù)投資、降低生產(chǎn)成本，需要有效的利用現(xiàn)有的LVDS信號(hào)測(cè)試設(shè)備以避免大批量的購(gòu)買(mǎi)DP1.2信號(hào)專(zhuān)業(yè)測(cè)試設(shè)備。為了能在短時(shí)期內(nèi)低成本的大批量生產(chǎn)DP1.2液晶模組并保證其良品率，需要一種能將現(xiàn)有LVDS信號(hào)測(cè)試設(shè)備輸出的LVDS信號(hào)轉(zhuǎn)換成DP1.2液晶模組能夠識(shí)別的DP1.2信號(hào)。
[0004]當(dāng)前，LVDS信號(hào)轉(zhuǎn)DP信號(hào)的技術(shù)方案大多是基于DP橋片實(shí)現(xiàn)的，其傳輸協(xié)議只支持DP1.1，其單通道數(shù)據(jù)傳輸速率最大只能支持2.7Gbps，不能滿(mǎn)足DP1.2液晶模組的測(cè)試需求。

【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，其目的在于解決當(dāng)前的LVDS信號(hào)轉(zhuǎn)DP信號(hào)的技術(shù)方案?jìng)鬏攨f(xié)議支持過(guò)低的問(wèn)題。
[0006]為實(shí)現(xiàn)上述目的，按照本發(fā)明的一個(gè)方面，提供了一種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，包括信號(hào)處理單元、LVDS信號(hào)輸入接口和DP信號(hào)輸出接口，該信號(hào)處理單元集成于一顆可編程邏輯器件中；該可編程邏輯器件具有耦接LVDS信號(hào)輸入接口的LVDS輸入端子及耦接DP信號(hào)輸出接口的DP輸出端子；該信號(hào)處理單元用于將LVDS信號(hào)轉(zhuǎn)換成DP信號(hào)。
[0007]優(yōu)選的，上述基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，其信號(hào)處理單元具有LVDS解碼模塊，該LVDS解碼模塊通過(guò)LVDS輸入端子耦接LVDS信號(hào)輸入接口，LVDS解碼模塊用于將LVDS信號(hào)輸入接口輸入的LVDS信號(hào)解析成圖像數(shù)據(jù)和時(shí)序信息。
[0008]優(yōu)選的，上述基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，其信號(hào)處理單元具有DP編碼模塊，該DP編碼模塊通過(guò)DP輸出端子耦接DP信號(hào)輸出接口，DP編碼模塊根據(jù)DP1.2協(xié)議將所述圖像數(shù)據(jù)按照所述時(shí)序信息進(jìn)行編碼生成DP1.1信號(hào)或DP1.2信號(hào)。
[0009]優(yōu)選的，上述基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，還包括第一緩存芯片，所述可編程邏輯器件具有緩存端子，所述信號(hào)處理單元具有緩存控制模塊；該緩存控制模塊通過(guò)上述緩存端子連接上述第一緩存芯片。
[0010]優(yōu)選的，上述基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，所述可編程邏輯器件具有控制端子，所述信號(hào)處理單元具有主控模塊，控制信號(hào)通過(guò)該控制端子輸入上述主控模塊；該主控模塊根據(jù)上述控制信號(hào)控制上述緩存控制模塊對(duì)上述第一緩存芯片的讀寫(xiě)；上述主控模塊可根據(jù)外部模式設(shè)置命令設(shè)置LVDS信號(hào)轉(zhuǎn)DP信號(hào)的直通模式或倍頻模式。
[0011]優(yōu)選的，上述基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，還包括第二緩存芯片，上述DP輸出端子通過(guò)該第二緩存芯片耦接所述DP信號(hào)輸出接口。
[0012]優(yōu)選的，上述信號(hào)處理單元具有先入先出序列處理模塊，上述DP編碼模塊包括多個(gè)DP編碼子模塊；該先入先出序列處理模塊將從緩存控制模塊中讀取的圖像數(shù)據(jù)經(jīng)緩存處理后分別寫(xiě)入到所述多個(gè)DP編碼子模塊中。
[0013]優(yōu)選的，上述DP信號(hào)輸出接口的個(gè)數(shù)和所述DP輸出端子的個(gè)數(shù)均與所述DP編碼子模塊的個(gè)數(shù)相同，每個(gè)DP編碼子模塊分別通過(guò)一個(gè)DP輸出端子與一個(gè)DP信號(hào)輸出接口耦接。
[0014]優(yōu)選的，上述基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，還包括多個(gè)第二緩存芯片，第二緩存芯片的個(gè)數(shù)與DP編碼子模塊的個(gè)數(shù)相同，每個(gè)DP編碼子模塊分別通過(guò)一個(gè)第二緩存芯片與一個(gè)DP信號(hào)輸出接口耦接。
[0015]優(yōu)選的，每個(gè)DP輸出端子均包括4個(gè)高速收發(fā)器，每個(gè)高速收發(fā)器的數(shù)據(jù)傳輸速率大于3Gbps，并且可以向下兼容2.7Gbps、l.62Gbps的數(shù)據(jù)傳輸速率。
[0016]本發(fā)明提供的基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，其LVDS信號(hào)輸入接口可支持1、2、4、和/或8LINK的LVDS接入；其DP輸出接口可支持兩路DP信號(hào)輸出；該信號(hào)轉(zhuǎn)換裝置支持圖像的直通和倍頻轉(zhuǎn)換輸出。
[0017]總體而言，通過(guò)本發(fā)明所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，能夠取得下列有益效果:
[0018](1)本發(fā)明提供的信號(hào)轉(zhuǎn)換裝置，實(shí)現(xiàn)LVDS信號(hào)到DP1.2或DP1.1傳輸協(xié)議的信號(hào)轉(zhuǎn)換功能，而DP1.2傳輸協(xié)議兼容舊版DP1.1傳輸協(xié)議，單數(shù)據(jù)通道支持5.4Gbps/3.24Gbps/2.7Gbps/l.62Gbps的傳輸速率，支持4K*2K@60Hz的分辨率；與現(xiàn)有技術(shù)相比，解決了當(dāng)前的LVDS信號(hào)轉(zhuǎn)DP信號(hào)的傳輸協(xié)議支持過(guò)低的問(wèn)題，可滿(mǎn)足當(dāng)前視頻支持大分辨率需求；
[0019](2)本發(fā)明提供的信號(hào)轉(zhuǎn)換裝置，其主控模塊根據(jù)外部的模式設(shè)置，配置LVDS信號(hào)轉(zhuǎn)DP信號(hào)的直通和/或倍頻模式，實(shí)現(xiàn)LVDS低刷新率的信號(hào)輸入，實(shí)現(xiàn)高刷新率的DP信號(hào)輸出，突破了 LVDS傳輸高分辨率的瓶頸。
【附圖說(shuō)明】
[0020]圖1是本發(fā)明實(shí)施例提供的一種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置的功能框圖。
【具體實(shí)施方式】
[0021]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0022]如圖1所示，本發(fā)明實(shí)施例提供的一種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置(以?xún)陕稤P信號(hào)輸出為例)，采用FPGA加外圍接口配合緩存的技術(shù)方案，其FPGA內(nèi)部嵌入LVDS解碼模塊、主控模塊、緩存控制模塊和DP編碼模塊，構(gòu)成信號(hào)處理單元；具有1路LVDS信號(hào)輸入接口和2路DP信號(hào)輸出接口 ；實(shí)施例提供的這種基于可編程邏輯器件的信號(hào)轉(zhuǎn)換裝置，其FPGA內(nèi)還嵌入了先進(jìn)先出隊(duì)列處理模塊(FIFO);其DP編碼模塊具有兩路編碼子模塊，分別為第一 DP編碼子模塊和第二 DP編碼子模塊。
[0023]工作中，LVDS解碼模塊對(duì)接收的LVDS信號(hào)解碼，獲取LVDS信號(hào)的時(shí)序信息和圖像數(shù)據(jù)；
[0024]緩存控制模塊將上述圖像數(shù)據(jù)存儲(chǔ)到第一緩存芯片中，與此同時(shí)主控模塊根據(jù)外部模式設(shè)置獲取配置參數(shù)；緩存控制模塊按照上述時(shí)序信息和配置參數(shù)從第一緩存芯片中讀取相應(yīng)的圖像數(shù)據(jù)發(fā)送FIFO，經(jīng)由FIFO將圖像數(shù)據(jù)發(fā)送到DP編碼模塊，由DP編碼模塊根據(jù)DP1.2協(xié)議將上述圖像數(shù)據(jù)按照上述時(shí)序信息進(jìn)行編碼生成DP1.1信號(hào)或DP1.2信號(hào);
[0025]其中，LVDS解碼模塊支持11 ink、21 ink、41 ink和81 ink信號(hào)接入，輸出時(shí)序信息和圖像數(shù)據(jù)；第一緩存芯片用于緩存圖像數(shù)據(jù)；緩存控制模塊用于控制第一緩存芯片的讀寫(xiě)操作；主控模塊用于根據(jù)外部模式配置信息與上述時(shí)序信號(hào)控制緩存控制模塊；FIF0將接收的一路圖像數(shù)據(jù)轉(zhuǎn)換為兩路輸出；第一 DP編碼子模塊和第二 DP編碼子模塊用于按照配置處理FIFO輸出的兩路圖像數(shù)據(jù)，獲取兩路DP信號(hào)；通過(guò)DP信號(hào)輸出接口輸出兩路DP1.2或DP1.1信號(hào)；支持圖像的直通或倍頻轉(zhuǎn)換；
[0026]其中，LVDS解碼模塊對(duì)llink、21ink、41ink、81ink的LVDS信號(hào)接收解碼，解碼出LVDS的時(shí)序信息和圖像數(shù)據(jù)；將時(shí)序