用于電纜線路運(yùn)維管理的視頻壓縮裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于電力系統(tǒng)維護(hù)設(shè)備領(lǐng)域。
【背景技術(shù)】
[0002]城市電力電纜線路是電網(wǎng)安全的重要環(huán)節(jié)，電纜線路運(yùn)行巡視及故障隱患的應(yīng)急處理是保證其安全運(yùn)行的重要手段，可以減少或杜絕故障的發(fā)生，提高供電的可靠性和運(yùn)行的安全性，巡視檢查的目的是為了掌握線路設(shè)備的運(yùn)行情況和周?chē)沫h(huán)境情況，及時(shí)發(fā)現(xiàn)線路故障，消除故障，保證安全運(yùn)行。目前的電纜巡視，主要靠人工定期巡視的工作方式，主要檢查線路設(shè)備的運(yùn)行狀況及沿線路環(huán)境變化情況，夜間巡視中檢查線路接點(diǎn)有無(wú)發(fā)熱打火，絕緣子是否放電等現(xiàn)象。故障巡視線路發(fā)生故障，應(yīng)立即查明發(fā)生故障的地點(diǎn)原因，消除故障，盡快恢復(fù)供電。目前的巡視工作量繁重，經(jīng)常出現(xiàn)漏檢、錯(cuò)檢的情況，在管理上也存在較大的困難，對(duì)電纜的安全運(yùn)行存在隱患。

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型的目的是通過(guò)視頻攝像頭來(lái)獲取視頻信號(hào)，然后將模擬的PAL制式視頻信號(hào)轉(zhuǎn)換為數(shù)字視頻信號(hào)，再將視頻數(shù)據(jù)傳入到DSP中進(jìn)行傳輸和存儲(chǔ)的用于電纜線路運(yùn)維管理的視頻壓縮裝置。
[0004]本實(shí)用新型是由視頻數(shù)據(jù)采集模塊、信號(hào)的緩存與控制模塊和壓縮控制模塊構(gòu)成，視頻數(shù)據(jù)采集模塊接收模擬攝像頭輸入端T模擬攝像頭的信號(hào)；
[0005]視頻數(shù)據(jù)采集模塊:U1為視頻采集與A/D轉(zhuǎn)換模塊SAA7111，U1的引腳1- 4作為視頻輸入接口，分別接模擬攝像頭的的四個(gè)輸入信號(hào)；U1的引腳5和引腳6之間接晶振Yl ;Ul的引腳7行鎖定系統(tǒng)時(shí)鐘輸出連接U2的引腳20 ;U1的引腳8數(shù)字總線信號(hào)和U2的引腳19相連；U1的引腳9水平參考輸出信號(hào)連接U2的引腳2 ;U1的引腳10奇偶場(chǎng)信號(hào)連接U2引腳3 ;U1的引腳11垂直參考輸出信號(hào)連接U2引腳2 ;U1的引腳12 HPLL鎖定信號(hào)連接U2的引腳4 ;U1的引腳13-15與VSSA之間分別連接濾波電容，并分別連接VDD ;U1的引腳16邊界掃描測(cè)試時(shí)鐘信號(hào)和引腳17并聯(lián)接VSS ;U1的引腳18為片選信號(hào)，CE為高電平時(shí)時(shí)鐘信號(hào)才有效；U1的引腳19快速輸入使能信號(hào)；U1的引腳20-24與VDD之間分別并聯(lián)濾波電容接地;Ul的引腳25和U3的引腳9總線連接；U1的引腳26和U3的引腳10總線連接；
[0006]信號(hào)的緩存與控制模塊:U2為緩存與控制器FPGA EP1C6Q240C8，J21為JTAG接口，J22為AS接口 ；U2的引腳I接3.3V電源；U2的引腳2接Ul的引腳9和引腳11 ;U2的引腳3接Ul引腳10 ;U2的引腳4接Ul的引腳12 ;U2的引腳5與U3的引腳I相連；U2的引腳6與U3的引腳2相連;U2的引腳7與U3的引腳3相連;U2的引腳8與U3的引腳5相連;U2的引腳11和J21的引腳I相連；U2的引腳12和J21的引腳2相連；U2的引腳13和J21的引腳3相連；U2的引腳14和J21的引腳4相連；U2的引腳15和J22的引腳I相連；U2的引腳16和J22的引腳2相連；U2的引腳17和J22的引腳3相連；U2的引腳18和J22的引腳4相連;U2的引腳19和Ul的引腳8相連;U2的引腳20和Ul的引腳7相連;U2的引腳21和U3的引腳19相連J21的引腳5和引腳10接地J21的引腳6接VCC J22的引腳5、6、7分別接3.3V J22的引腳8接地；
[0007]壓縮控制模塊:U3為壓縮與控制模塊TMS320C6658 ；C31為時(shí)鐘模塊J31為JTAG接口 ；U3的引腳I和U2的引腳5相連;U3的引腳2和U2的引腳6相連;U3的引腳3和U2的引腳7相連;U3的引腳5和U2的引腳8相連;U3的引腳9接Ul的引腳25 ;U3的引腳10接Ul的引腳26 ;U3的引腳11連接C31的引腳2 ;U3的引腳12連接R31輸出時(shí)鐘信號(hào)；U3的引腳13連接J31的引腳1，在并聯(lián)上拉電阻R35接VCC ;U3的引腳14連接J31的引腳2，在并聯(lián)上拉電阻R34接VCC ;U3的引腳15連接J31的引腳4 ;U3的引腳16與J31的引腳5和引腳6的并聯(lián)相接，在并聯(lián)上拉電阻R33接VCC ;U3的引腳17與J31的引腳7相連；U3的引腳18與J31的引腳14相連，再并聯(lián)上拉電阻R32接VCC;U3的引腳19和U2的引腳21相連；C31的引腳3接地；C31的引腳4接DVDD ;腳IDE引腳3接VCC J31的引腳8接TRST J31的引腳9-14接地。
[0008]本實(shí)用新型結(jié)構(gòu)簡(jiǎn)單，操作使用方便。本實(shí)用新型是通過(guò)模擬的視頻攝像頭來(lái)獲取視頻信號(hào)，然后采用模數(shù)轉(zhuǎn)換芯片SAA7111將模擬的PAL制式視頻信號(hào)轉(zhuǎn)換為YUV4:2:2的數(shù)字視頻信號(hào)。設(shè)計(jì)使用FPGA芯片EP1C6Q240C8作為協(xié)處理器，來(lái)完成視頻信號(hào)的緩存和視頻幀的合成，通過(guò)雙RAM的乒乓結(jié)構(gòu)來(lái)實(shí)現(xiàn)視頻幀的完整性，并在完成視頻數(shù)據(jù)的預(yù)處理后，將視頻數(shù)據(jù)傳入到DSP中，完成特定的視頻處理算法(如壓縮等)，最后對(duì)處理完的視頻數(shù)據(jù)進(jìn)行傳輸和存儲(chǔ)。同時(shí)，主處理器DSP還負(fù)責(zé)對(duì)視頻采集芯片進(jìn)行初始化配置。
【附圖說(shuō)明】
[0009]圖1是本實(shí)用新型系統(tǒng)硬件連接關(guān)系圖；
[0010]圖2是本實(shí)用新型視頻數(shù)據(jù)采集模塊電路圖；
[0011]圖3是本實(shí)用新型信號(hào)的緩存與控制模塊電路圖；
[0012]圖4是本實(shí)用新型壓縮控制模塊電路圖。
【具體實(shí)施方式】
[0013]本實(shí)用新型本實(shí)用新型是由視頻數(shù)據(jù)采集模塊、信號(hào)的緩存與控制模塊和壓縮控制模塊構(gòu)成，視頻數(shù)據(jù)采集模塊接收模擬攝像頭輸入端T模擬攝像頭的信號(hào)。
[0014]本實(shí)用新型由視頻數(shù)據(jù)采集模塊、視頻數(shù)據(jù)處理轉(zhuǎn)換模塊部分組成，目的是對(duì)電纜線路的無(wú)線監(jiān)控，主要實(shí)現(xiàn)了對(duì)視頻數(shù)據(jù)的采集、緩存和編碼壓縮等功能。具體實(shí)現(xiàn)分別如圖2至圖4所示。
[0015]視頻數(shù)據(jù)采集模塊:采集視頻信號(hào)通過(guò)Philips公司的SAA7111芯片完成A/D轉(zhuǎn)換，Ul為視頻采集與A/D轉(zhuǎn)換模塊SAA7111，U1的引腳1-引腳4作為視頻輸入接口，分別接模擬攝像頭的的四個(gè)輸入信號(hào)，引腳1-4與模擬地之間學(xué)分別連接1nF的電容和75 Ω的電阻的串聯(lián)電路。Ul的引腳5和引腳6之間接晶振Yl后與1nf電容和1uf電感與Iuf電容的并聯(lián)電路串聯(lián)模擬接地，Ul的引腳5與模擬地之間單獨(dú)接1nf電容。Ul的引腳7行鎖定系統(tǒng)時(shí)鐘輸出(27MHz)連接U2的引腳20 ;U1的引腳8數(shù)字總線信號(hào)和U2的引腳19相連；U1的引腳9水平參考輸出信號(hào)連接U2的引腳2 ;U1的引腳10奇偶場(chǎng)信號(hào)連接U2引腳3 ;U1的引腳11垂直參考輸出信號(hào)連接U2引腳2 ;U1的引腳12 HPLL鎖定信號(hào)連接U2的引腳4 ;，U1的引腳13-15與VSSA之間分別連接10nf濾波電容，并分別連接VDD ;U1的引腳16邊界掃描測(cè)試時(shí)鐘信號(hào)和引腳17并聯(lián)接VSS ;U1的引腳18為片選信號(hào)，CE為高電平時(shí)時(shí)鐘信號(hào)才有效，而在低電平時(shí)，Ul被復(fù)位；U1的引腳19快速輸入使能信號(hào)(低有效)，并聯(lián)75 Ω電阻接地；U1的引腳20-24與VDD之間分別并聯(lián)10nf濾波電容接地；Ul的引腳25和U3的引腳9總線連接；U1的引腳26和U3的引腳10總線連接。
[0016]1-4腳分別接模擬輸入；5腳:(XTAL2)晶振的第二腳。如果使用TTL時(shí)鐘信號(hào)，該引腳不連接；6腳:(XTALl) 24.576MHz晶振的輸入腳或連接外部時(shí)鐘輸入(TTL兼容);7腳:行鎖定系統(tǒng)時(shí)鐘輸出(27MHz) ;8腳:LLC 二分頻(13.5MHz) ;9腳:(HREF)水平參考輸出信號(hào)(通過(guò)I2C-bit OEHV使能)，該信號(hào)指示YUV總線上的數(shù)據(jù)；10腳:(RTSO)由I2C-bit RTSEO控制的兩種功能。RTSEl= O時(shí)為奇偶場(chǎng)信號(hào)，其中“高”為奇數(shù)場(chǎng)。而RTSEl=I時(shí)為垂直鎖定信號(hào)，“高”表示內(nèi)部VNL已鎖定；11腳:(VREF)垂直參考輸出信號(hào)(I2C-bitCOMPO= O)或復(fù)合消隱信號(hào)的反(I2C- bitCOMPO= I) ;12腳:(RTSl)由 I2C- bit RTSEl控制的兩種功能。RTSEl= O時(shí)為PAL行榷別信號(hào)(低=“PAL”行)，標(biāo)明是否反相的R- Y分量。RTSEl=I時(shí)為H- PLL鎖定信號(hào)，“高”指示內(nèi)部水平鎖相環(huán)已鎖定；13腳:(VDDAO)內(nèi)部CGC的正電源電壓(+5V) ; 14-15腳:分別模擬輸入1、2的正電源(+ 5V) ;17腳:(TRST)邊界掃描測(cè)試選擇，低電平禁止；18腳:(TCK)邊界掃描測(cè)試時(shí)鐘；19腳:(FEI)快速輸入使能信號(hào)(低有效)。該信號(hào)用來(lái)控制數(shù)字YUV總線的快速切換，高電平時(shí)，，SAA7111的Y和UV輸出變?yōu)楦咦瑁?0-24腳:(VDDl)正電源(+ 5V)。SCL、SDA通過(guò)上拉電阻可與電源VCC相連。因此，只要遵守I2C總線時(shí)序，便可通過(guò)這兩條線來(lái)實(shí)現(xiàn)PC機(jī)與SAA7111之間的通訊。25腳:VP0(15?10)數(shù)字VPO總線(視頻輸出端口信號(hào)的高位，可用于輸出數(shù)據(jù)的速率和格式。VPO (9?O)數(shù)字VPO總線(視頻輸出端口)信號(hào)的低位，用于輸出數(shù)據(jù)的速率和格式。
[0017]信號(hào)的緩存與控制模塊:在FPGA EP1C6Q240C8中內(nèi)置異步FIFO可更高速的處理采集的信號(hào)。圖3為信號(hào)的緩存與控制電路。U2為緩存與控制器FPGA EP1C6Q240C8，J21為JTAG接口，J22為AS接口。U2的引腳I接3.3V電源；U2的引腳2接Ul的引腳9和引腳11與信號(hào);U2的引腳3接Ul引腳10連接;U2的引腳4接Ul的引腳12 ;U2的引腳5與U3的引腳I相連;U2的引腳6與U3的引腳2相連;U2的引腳7與U3的引腳3相連;U2的引腳8與U3的引腳5相連；U2的引腳9懸空；U2的引腳10懸空；