專利名稱：高速印刷電路板中傳輸線的布線架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種高速印刷電路板中傳輸線的布線架構(gòu)，特別是指一種用于高速印刷電路板上北橋芯片與PCI(Peripheral Component Interconnect，外部設(shè)備擴(kuò)展接口)插槽間用來提高信號傳輸品質(zhì)的高速印刷電路板中的傳輸線布線架構(gòu)。
背景技術(shù)：
電子技術(shù)的發(fā)展使得IC(集成電路)的工作速度越來越快，工作頻率越來越高，通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHz～50MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量(比如說1/3)，該電路就稱為高速電路。1996年之后，高速設(shè)計在整個電子設(shè)計領(lǐng)域所占的比例越來越大，100MHz以上的系統(tǒng)已隨處可見，Bare Die(裸芯片)，BGA(球格陣列)，MCM(多芯片組件)這些體積小、管腳數(shù)已達(dá)數(shù)百甚至上千的封裝形式也已越來越多地應(yīng)用到各類高速超高速電子系統(tǒng)中。實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿(或稱信號的跳變)引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時大于1/2數(shù)字信號驅(qū)動端信號的上升時間，則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)，即連線不再是顯示集總參數(shù)的單純的導(dǎo)線，而是呈現(xiàn)出分布的參數(shù)效應(yīng)，在此情況下，只有通過使用高速電路設(shè)計知識，才能實現(xiàn)設(shè)計過程的可控性，否則基于傳統(tǒng)方法設(shè)計的印刷電路板將無法工作。
隨著半導(dǎo)體工藝的發(fā)展，高速設(shè)計已成為現(xiàn)代電子產(chǎn)品設(shè)計中的一個重要環(huán)節(jié)，與傳統(tǒng)的設(shè)計比較，高速設(shè)計要更多地考慮到信號完整性問題，其主要表現(xiàn)在過沖(overshoot)、下沖(under shoot)、振鈴(ringing)、延遲(delay)、串?dāng)_(crosstalk)和反射(reflection)等方面。一般在電路設(shè)計的過程中是通過嚴(yán)格控制走線長度并合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu)來避免或降低傳輸線效應(yīng)。
北橋芯片是主板芯片組中起主導(dǎo)作用的最重要的組成部分，負(fù)責(zé)與CPU的聯(lián)系并控制內(nèi)存、AGP、PCI數(shù)據(jù)在北橋內(nèi)部傳輸，提供對CPU的類型和主頻、系統(tǒng)的前端總線頻率、內(nèi)存的類型和最大容量、PCI/AGP插槽、ECC(Error Checking and Correcting，錯誤檢查和糾正)糾錯等支持。由于電腦總線帶寬的增加，對信號傳輸速率的要求逐漸增高，傳統(tǒng)的32位33兆的PCI(Peripheral Component Interconnect)插槽已經(jīng)發(fā)展到64位133兆的PCI-X插槽。請參考圖1，是現(xiàn)有的菊花鏈(Daisy Chain)型拓?fù)洳季€架構(gòu)的北橋芯片與三個PCI-X插槽互連的示意圖，北橋芯片10通過一主傳輸線16連接PCI-X插槽12、13及14，所述北橋芯片10、PCI-X插槽12、13、14分別經(jīng)由一終端電阻R10、R12、R13、R14與所述主傳輸線16連接，所述終端電阻R10、R12、R13、R14阻值分別與其相連的分支傳輸線(圖未標(biāo))的特征阻抗相匹配。其中，由于驅(qū)動信號是從驅(qū)動端即北橋芯片10出發(fā)沿所述主傳輸線16依次到達(dá)各PCI-X插槽12、13及14，即從所述北橋芯片10出發(fā)的信號到達(dá)各PCI-X插槽所經(jīng)過的線長會有所不同，而高速印刷電路板上信號每經(jīng)過一段距離的傳輸線就會存在一定時間的延遲，因此使得各PCI-X插槽上的信號不同步；同時，由于采用菊花鏈布線架構(gòu)，每條分支傳輸線與主傳輸線之間的接口會形成一個T型，使得傳輸線不連續(xù)，信號會在此來回反射，即使在每個分支傳輸線上串接一終端電阻也不可能使每個分支的透射系數(shù)都十分理想。因此，參考圖2，我們可以看到所述各PCI-X插槽12、13、14的信號曲線122、132、142的振鈴、過沖現(xiàn)象嚴(yán)重，且各信號不同步。

發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種能降低主板上北橋芯片與外部設(shè)備擴(kuò)展接口插槽間信號的振鈴與過沖現(xiàn)象的高速印刷電路板中傳輸線的布線架構(gòu)。
一種高速印刷電路板中傳輸線的布線架構(gòu)，將星型拓?fù)浼軜?gòu)應(yīng)用于北橋芯片與外部設(shè)備擴(kuò)展接口插槽的連接上，所述北橋芯片經(jīng)由一主傳輸線連接至一連接點(diǎn)，所述連接點(diǎn)再分別經(jīng)由若干分支傳輸線連接至若干外部設(shè)備擴(kuò)展接口插槽，所述主傳輸線上串接一阻尼電阻，所述北橋芯片與所述外部設(shè)備擴(kuò)展接口插槽之間可通過所述主傳輸線與分支傳輸線互相傳遞信號。
本發(fā)明的優(yōu)點(diǎn)在于本發(fā)明采用一種星型拓?fù)浼軜?gòu)并在所述主傳輸線上串接一阻尼電阻，由此可以使所述連接點(diǎn)處的信號透射率較高，信號不會在所述連接點(diǎn)處來回反射，有效的消除或降低了振鈴與過沖等現(xiàn)象，提高了信號傳輸品質(zhì)。

圖1是現(xiàn)有的北橋芯片與PCI-X插槽間布線架構(gòu)的示意圖。
圖2是現(xiàn)有拓?fù)浼軜?gòu)下PCI-X插槽上的波形圖。
圖3是本發(fā)明高速印刷電路板中傳輸線的布線架構(gòu)較佳實施例的線路架構(gòu)示意圖。
圖4是本發(fā)明高速印刷電路板中傳輸線的布線架構(gòu)較佳實施例的PCI-X插槽上的波形圖。
具體實施方式下面參照附圖及具體實施例對本發(fā)明作進(jìn)一步的詳細(xì)說明。
請參閱圖3，本發(fā)明高速印刷電路板中傳輸線的布線架構(gòu)，其采用星型拓?fù)浼軜?gòu)，在一印刷電路板中，北橋芯片20經(jīng)由一主傳輸線28連接至一連接點(diǎn)A，該連接點(diǎn)A分別經(jīng)由分支傳輸線222、242、262連接至PCI-X插槽22、24、26。在所述主傳輸線28上靠近所述北橋芯片20的一端(＜800mil)串接一阻尼電阻R，所述阻尼電阻R的阻值應(yīng)與主傳輸線28的阻抗相匹配，在本發(fā)明的具體實施例中所述主傳輸線28的特征阻抗值約為56歐姆，而北橋芯片20內(nèi)阻約為24歐姆，因而所述阻尼電阻R為33歐姆。理論上而言，最佳的布線方式是所述分支傳輸線222、242及262的長度要相等，但考慮實際的布線要求，要保留部分設(shè)計余裕，故所述分支傳輸線的長度允許有一定的差距，但所述差距是越小越好，所述任意兩條分支傳輸線的長度差異L的允許范圍可根據(jù)以下公式計算2T＜Tr2L/V＜TrL＜(Tr*V)/2即長度差異＜(信號傳輸速度*信號傳輸時間)/2其中Tr為芯片端信號上升時間，L為任一插槽端與其它插槽端的分支傳輸線長度差，T為所述傳輸線長度差所造成的信號傳輸時間差，V為信號在傳輸線中的傳輸速度，本實施例中信號傳輸速度為1.8*108m/s(1mm＝39.37mils)，芯片端的信號上升時間大約為0.3ns。因此，在本實施例中，以1097mils為最大布線差距。
在本發(fā)明高速印刷電路板中傳輸線的布線架構(gòu)的較佳實施例中，所述北橋芯片20發(fā)出的驅(qū)動信號沿所述主傳輸線28傳遞，經(jīng)過所述連接點(diǎn)A后又分別沿所述分支傳輸線222、242及262向所述PCI-X插槽22、24及26傳遞。同時從所述PCI-X插槽22、24及26輸出的信號也可分別經(jīng)由所述分支傳輸線222、242及262傳遞至所述連接點(diǎn)A，然后再經(jīng)由所述主傳輸線28傳遞至所述北橋芯片20。由于所述北橋芯片20輸出的信號傳遞至所述PCI-X插槽22、24及26所經(jīng)過的線長相等或所述線長相互之間的差異在一允許的范圍以內(nèi)，使得所述PCI-X插槽22、24及26上的信號之間沒有明顯的延遲。同時由于本發(fā)明采用星型拓?fù)浼軜?gòu)，各傳輸線之間只有一個連接點(diǎn)，只要在所述主傳輸線28上串接所述阻尼電阻R與主傳輸線28的阻抗匹配以提高所述連接點(diǎn)處的信號透射率，即可避免信號從芯片端再次反射，進(jìn)而提高信號傳輸品質(zhì)。
請參閱圖4，從中可以看到本發(fā)明高速印刷電路板中傳輸線的布線架構(gòu)的較佳實施例中，PCI-X插槽22、24、26上的信號曲線重合為曲線30，振鈴、過沖和信號不同步等現(xiàn)象均已消除，信號質(zhì)量較好。
在以上具體實施例中，在北橋芯片與PCI-X插槽的連接中采用了星型拓?fù)浼軜?gòu)，但本發(fā)明不僅限于此，本印刷電路板的布線架構(gòu)還可以應(yīng)用到其他的單驅(qū)動器多接收器或多驅(qū)動多接收的電路結(jié)構(gòu)中。
權(quán)利要求
1.一種高速印刷電路板中傳輸線的布線架構(gòu)，應(yīng)用于北橋芯片與外部設(shè)備擴(kuò)展接口插槽的連接上，其特征在于所述北橋芯片經(jīng)由一主傳輸線連接至一連接點(diǎn)，所述連接點(diǎn)再分別經(jīng)由若干分支傳輸線連接至若干外部設(shè)備擴(kuò)展接口插槽，所述主傳輸線上串接一阻尼電阻。
2.如權(quán)利要求1所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述外部設(shè)備擴(kuò)展接口插槽為高速外部設(shè)備擴(kuò)展接口插槽。
3.如權(quán)利要求1所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述阻尼電阻位于所述傳輸線上靠近所述北橋芯片的一端。
4.如權(quán)利要求1所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述阻尼電阻的阻值與所述主傳輸線的特征阻抗相匹配。
5.如權(quán)利要求4所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述阻尼電阻的阻值為33歐姆。
6.如權(quán)利要求1所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述分支傳輸線的長度相等。
7.如權(quán)利要求1所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述分支傳輸線的長度的差異值小于信號傳輸速度與信號上升時間乘積的二分之一。
8.如權(quán)利要求7所述的高速印刷電路板中傳輸線的布線架構(gòu)，其特征在于所述分支傳輸線的長度差異小于1097mils。
全文摘要
一種高速印刷電路板中傳輸線的布線架構(gòu)，將星型拓?fù)浼軜?gòu)應(yīng)用于北橋芯片與外部設(shè)備擴(kuò)展接口插槽的連接上，其中所述北橋芯片經(jīng)由一主傳輸線連接至一連接點(diǎn)，該連接點(diǎn)再分別經(jīng)由若干分支傳輸線連接至若干外部設(shè)備擴(kuò)展接口插槽，所述主傳輸線上串接一阻尼電阻，所述北橋芯片與所述外部設(shè)備擴(kuò)展接口插槽之間可通過所述主傳輸線與分支傳輸線互相傳遞信號。本發(fā)明可以有效的解決高速印刷電路板上北橋芯片與外部設(shè)備擴(kuò)展接口插槽之間采用傳統(tǒng)的菊花鏈布線架構(gòu)中的傳輸線效應(yīng)問題，提高信號的傳輸品質(zhì)。
文檔編號H05K1/16GK1909761SQ20051003644
公開日2007年2月7日 申請日期2005年8月5日 優(yōu)先權(quán)日2005年8月5日
發(fā)明者許壽國, 李政憲 申請人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司