專利名稱：局部鍍金板的制作工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路板加工工藝，尤其涉及一種局部鍍金板的制作工藝。
背景技術(shù)：
現(xiàn)有的局部鍍金板的制作工藝流程如下下料-內(nèi)層加工-層壓-鉆孔-沉銅-電 鍍-第一次外層圖形(將鍍金區(qū)域顯影出來進行鍍金)_根據(jù)第一次外層圖形用電路板 的大銅面做鍍金導線，對基板進行局部鍍金做成鍍金區(qū)域圖形-去膜(去掉鍍金保護干 膜)_第二次外層圖形做成非鍍金區(qū)域圖形-對第二次外層圖形部位進行堿性蝕刻、酸性蝕 刻(制作板內(nèi)圖形)-外檢-阻焊-印刷字符-表面涂覆-外形-電測-成檢-包裝。然而，上述現(xiàn)有局部鍍金板的制作工藝中第一次圖形和第二次圖形時存在如下缺 陷1、圖形對位困難在鍍金區(qū)域和非鍍金區(qū)域的連接處，因為有第一次圖形制作出 鍍金區(qū)域圖形和第二次圖形制作出非鍍金區(qū)域圖形之間存在0. 05 0. Imm的對位精度偏 差；2、鍍金質(zhì)量差由于鍍金周圍區(qū)域和圖層連接，當進行外蝕刻制作板內(nèi)圖形時，容 易出現(xiàn)鍍金層下面的銅層被咬蝕掉，出現(xiàn)鍍金面塌陷的情況。

發(fā)明內(nèi)容
本發(fā)明主要解決的技術(shù)問題是提供一種局部鍍金板的制作工藝，可避免圖形出現(xiàn) 對位偏差和鍍金面塌陷的情況。為解決上述技術(shù)問題，本發(fā)明采用的一個技術(shù)方案是提供一種局部鍍金板的制 作工藝，包括如下步驟在電路板的表面上一次性做出具有鍍金區(qū)域和非鍍金區(qū)域的所有板內(nèi)圖形、外層 引線及電路板周邊上的導電輔助邊框，所述外層引線使鍍金區(qū)域之間、鍍金區(qū)域與導電輔 助邊框之間相互電導通；在非鍍金區(qū)域和外層引線貼上保護干膜，以保護非鍍金區(qū)域和外層引線；利用外層引線作為鍍金導線對電路板上鍍金區(qū)域進行鍍金；去除非鍍金區(qū)域和外層引線上的保護干膜；在非鍍金區(qū)域再次貼上保護干膜，并露出鍍金區(qū)域和外層引線，以保護非鍍金區(qū) 域；蝕刻掉外層引線；去除非鍍金區(qū)域上的保護干膜。其中，所述外層引線的寬度為0. 08-0. 2mm。其中，在電路板的表面上一次性做出具有鍍金區(qū)域和非鍍金區(qū)域的所有板內(nèi)圖 形、外層引線及電路板周邊上的導電輔助邊框的步驟之前，包括步驟在電路板上進行沉 銅、電鍍。
其中，在對電路板進行沉銅、電鍍的步驟之前包括步驟對電路板進行層壓、鉆孔。其中，在對電路板進行層壓、鉆孔步驟之前包括步驟對構(gòu)成電路板的基板進行內(nèi)層加工。本發(fā)明的有益效果是區(qū)別于現(xiàn)有技術(shù)的局部鍍金板二次圖形對位困難和鍍金質(zhì) 量差的情況，本發(fā)明通過一次性蝕刻出電路板內(nèi)所有圖形，如此在電路板上就不會存在鍍 金區(qū)域和非鍍金區(qū)域之間出現(xiàn)對位精度偏差的情況。


圖1是本發(fā)明局部鍍金板的制作工藝的流程圖；圖2是本發(fā)明局部鍍金板蝕刻出板內(nèi)所有圖形的結(jié)構(gòu)示意圖；圖3是在電路板貼保護干膜把非鍍金區(qū)域和外層引線保護起來的結(jié)構(gòu)示意圖；圖4是將鍍金區(qū)域進行鍍金的結(jié)構(gòu)示意圖；圖5是去除掉圖3中的保護干膜的結(jié)構(gòu)示意圖；圖6是再次在非鍍金區(qū)域貼上保護干膜的結(jié)構(gòu)示意圖；圖7是蝕刻掉外層引線的結(jié)構(gòu)示意圖；圖8是去除掉圖6中的保護干膜的結(jié)構(gòu)示意圖。1、非鍍金區(qū)域；2、鍍金區(qū)域；3、外層引線；4、導電輔助邊框；5、保護干膜。
具體實施例方式為詳細說明本發(fā)明的技術(shù)內(nèi)容、構(gòu)造特征、所實現(xiàn)目的及效果，以下結(jié)合實施方式 并配合附圖詳予說明。請參閱圖1，本發(fā)明局部鍍金板的制作工藝，包括如下步驟步驟1 下料，即選取構(gòu)成電路板的基板；步驟2 對構(gòu)成電路板的基板進行內(nèi)層加工；步驟3 對電路板進行層壓、鉆孔；步驟4 對層壓、鉆孔后的電路板上進行沉銅、電鍍；步驟5 請參閱圖2，在電路板的表面上一次性做出具有鍍金區(qū)域2和非鍍金區(qū)域 1的所有板內(nèi)圖形、外層引線3及電路板周邊上的導電輔助邊框4，所述外層引線3使鍍金 區(qū)域2之間、鍍金區(qū)域2與導電輔助邊框4之間相互電導通；即在電路板上需要進行制作板 內(nèi)圖形的區(qū)域貼上一層保護干膜5 ；并將電路板上沒有貼保護干膜區(qū)域的銅層蝕刻掉，做 出所有板內(nèi)圖形、外層引線3及導電輔助邊框4 ；外層引線3 —般采用0. 08-0. 2mm的寬度， 如果圖形設(shè)計規(guī)則，則直接通過外層引線以最短距離串聯(lián)所有鍍金區(qū)域并連接到導電輔助 邊框，如果圖形設(shè)計不規(guī)則并且線路較密集的情況，遵循外層引線從疏散的圖形區(qū)域引入 鍍金區(qū)域并連接到導電輔助邊框，長度遵循設(shè)計最優(yōu)的原則。步驟6 請結(jié)合圖1并參閱圖3，在非鍍金區(qū)域1和外層引線3貼上保護干膜5，以 保護非鍍金區(qū)域1和外層引線3 ；步驟7 請參閱圖4，利用外層引線3作為鍍金導線對電路板上鍍金區(qū)域2進行鍍 金，導電輔助邊框4與鍍金設(shè)備的正負極相連接；步驟8 請參閱圖5，去除非鍍金區(qū)域1和外層引線3上的保護干膜5 ；
步驟9 請參閱圖6，在非鍍金區(qū)域1再次貼上保護干膜5，并露出鍍金區(qū)域2和外 層引線3，以保護非鍍金區(qū)域1 ；步驟10 請參閱圖7，蝕刻掉外層引線3 ；步驟11 請參閱圖8，去除非鍍金區(qū)域1上的保護干膜5 ；步驟12 進行阻焊；步驟13 然后進行印刷字符；步驟14:整平電路板；步驟15 對電路板進行外形檢測；步驟16 對電路板進行電測試；步驟17 成品檢測；步驟18 包裝。區(qū)別于現(xiàn)有技術(shù)的局部鍍金板在進行兩次圖形時存在對位困難和鍍金質(zhì)量差的 情況，本發(fā)明通過一次性蝕刻出電路板內(nèi)所有圖形，如此在電路板上就不會存在鍍金區(qū)域2 和非鍍金區(qū)域1之間出現(xiàn)對位精度偏差的情況，并且本發(fā)明在鍍金后只需要對外層引線3 進行蝕刻，不需要進行大量的蝕刻工藝，鍍金層下的沉銅不會被咬蝕掉，從而不會出現(xiàn)鍍金 面塌陷的情況。以上所述僅為本發(fā)明的實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā) 明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運用在其他相關(guān)的技 術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護范圍內(nèi)。
權(quán)利要求
1.一種局部鍍金板的制作工藝，其特征在于，包括如下步驟在電路板的表面上一次性做出具有鍍金區(qū)域和非鍍金區(qū)域的所有板內(nèi)圖形、外層引線 及電路板周邊上的導電輔助邊框，所述外層引線使鍍金區(qū)域之間、鍍金區(qū)域與導電輔助邊 框之間相互電導通；在非鍍金區(qū)域和外層引線貼上保護干膜，以保護非鍍金區(qū)域和外層引線；利用外層引線作為鍍金導線對電路板上鍍金區(qū)域進行鍍金；去除非鍍金區(qū)域和外層引線上的保護干膜；在非鍍金區(qū)域再次貼上保護干膜，并露出鍍金區(qū)域和外層引線，以保護非鍍金區(qū)域；蝕刻掉外層引線；去除非鍍金區(qū)域上的保護干膜。
2.根據(jù)權(quán)利要求1所述的局部鍍金板的制作工藝，其特征在于所述外層引線的寬度 為 0. 08-0. 2mm。
3.根據(jù)權(quán)利要求1所述的局部鍍金板的制作工藝，其特征在于在電路板的表面上一 次性做出具有鍍金區(qū)域和非鍍金區(qū)域的所有板內(nèi)圖形、外層引線及電路板周邊上的導電輔 助邊框的步驟之前，包括步驟在電路板上進行沉銅、電鍍。
4.根據(jù)權(quán)利要求3所述的局部鍍金板的制作工藝，其特征在于在對電路板進行沉銅、 電鍍的步驟之前包括步驟對電路板進行層壓、鉆孔。
5.根據(jù)權(quán)利要求4所述的局部鍍金板的制作工藝，其特征在于在對電路板進行層壓、 鉆孔步驟之前包括步驟對構(gòu)成電路板的基板進行內(nèi)層加工。
全文摘要
本發(fā)明公開了一種局部鍍金板的制作工藝，包括步驟在電路板的表面上一次性做出具有鍍金區(qū)域和非鍍金區(qū)域的所有板內(nèi)圖形、外層引線及導電輔助邊框，所述外層引線使鍍金區(qū)域之間、鍍金區(qū)域與導電輔助邊框之間相互電導通；在非鍍金區(qū)域和外層引線貼上保護干膜，以保護非鍍金區(qū)域和外層引線；利用外層引線作為鍍金導線對電路板上鍍金區(qū)域進行鍍金；去除非鍍金區(qū)域和外層引線上的保護干膜；在非鍍金區(qū)域再次貼上保護干膜，并露出鍍金區(qū)域和外層引線，以保護非鍍金區(qū)域；蝕刻掉外層引線；去除非鍍金區(qū)域上的保護干膜。本發(fā)明通過一次性蝕刻出電路板內(nèi)所有圖形，如此在電路板上就不會存在鍍金區(qū)域和非鍍金區(qū)域之間出現(xiàn)對位精度偏差的情況。
文檔編號H05K3/40GK102056417SQ20101055710
公開日2011年5月11日 申請日期2010年11月24日 優(yōu)先權(quán)日2010年11月24日
發(fā)明者劉寶林, 崔榮, 武鳳伍, 羅斌 申請人:深南電路有限公司