專利名稱：電子鎮(zhèn)流器半橋驅(qū)動(dòng)芯片中的自適應(yīng)死區(qū)時(shí)間控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子電路技術(shù)領(lǐng)域，涉及模擬集成電路，特別是一種自適應(yīng)死區(qū)時(shí)間控制電路，可用于熒光燈電子鎮(zhèn)流器中。
背景技術(shù)：
目前電子鎮(zhèn)流器中應(yīng)用最為廣泛的輸出結(jié)構(gòu)是半橋逆變器連接串聯(lián)諧振并聯(lián)負(fù)載SRPL諧振網(wǎng)絡(luò)，為了避免因半橋逆變器電路工作于非零電壓開(kāi)關(guān)狀態(tài)，而導(dǎo)致增加開(kāi)關(guān)損耗甚至損壞功率開(kāi)關(guān)管的情況，幾乎所有電子鎮(zhèn)流器控制芯片都會(huì)設(shè)置死區(qū)時(shí)間。在死區(qū)時(shí)間內(nèi)，半橋逆變器高側(cè)開(kāi)關(guān)管及低側(cè)開(kāi)關(guān)管均截止，使得高側(cè)或低側(cè)開(kāi)關(guān)管導(dǎo)通時(shí)，其兩端電壓為零。傳統(tǒng)電子鎮(zhèn)流器采用固定的死區(qū)時(shí)間來(lái)使電子鎮(zhèn)流器達(dá)到零電壓開(kāi)關(guān)ZVS狀態(tài)， 但由于這種零電壓開(kāi)關(guān)ZVS條件的不確定，固定死區(qū)時(shí)間的設(shè)置存在以下問(wèn)題若死區(qū)時(shí)間過(guò)小，則電子鎮(zhèn)流器在運(yùn)行時(shí)容易進(jìn)入非零電壓開(kāi)關(guān)狀態(tài)，在該狀態(tài)下會(huì)出現(xiàn)開(kāi)關(guān)損耗增大甚至損壞功率開(kāi)關(guān)管的情況；若死區(qū)時(shí)間過(guò)大，則會(huì)使電子鎮(zhèn)流器的死區(qū)效應(yīng)更加嚴(yán)重，導(dǎo)致電子鎮(zhèn)流器輸出信號(hào)的低次諧波含量增加，降低了電子鎮(zhèn)流器的效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免上述現(xiàn)有技術(shù)的不足，提供了一種集成于電子鎮(zhèn)流器半橋驅(qū)動(dòng)芯片中的自適應(yīng)死區(qū)時(shí)間控制電路，該電路通過(guò)一個(gè)控制環(huán)路自動(dòng)調(diào)節(jié)死區(qū)時(shí)間，使死區(qū)時(shí)間穩(wěn)定在設(shè)定的上下門(mén)限值之間，以避免非零電壓開(kāi)關(guān)造成的開(kāi)關(guān)損耗，減小死區(qū)效應(yīng)，降低電子鎮(zhèn)流器輸出信號(hào)的低次諧波含量，提高電子鎮(zhèn)流器的效率。為實(shí)現(xiàn)上述目的，本發(fā)明包括死區(qū)生成電路、下降沿檢測(cè)電路以及調(diào)節(jié)電路。包括死區(qū)生成電路、調(diào)節(jié)電路和下降沿檢測(cè)電路，調(diào)節(jié)電路連接在死區(qū)生成電路和下降沿檢測(cè)電路之間，用于產(chǎn)生控制電壓信號(hào)；下降沿檢測(cè)電路用于將檢測(cè)到的芯片外部半橋的輸出電壓的下降沿轉(zhuǎn)換為下門(mén)限電壓信號(hào)Vl和上門(mén)限電壓信號(hào)V2，并將該下上門(mén)限電壓信號(hào)VI、V2傳輸?shù)秸{(diào)節(jié)電路；調(diào)節(jié)電路將產(chǎn)生的控制電壓信號(hào)Vct傳輸?shù)剿绤^(qū)生成電路；死區(qū)生成電路用于產(chǎn)生低側(cè)驅(qū)動(dòng)信號(hào)VL和高側(cè)驅(qū)動(dòng)信號(hào)VH至芯片外部半橋，并輸出電壓信號(hào)DT再反饋給調(diào)節(jié)電路，以調(diào)節(jié)電控制壓信號(hào)Vct的大小。所述的死區(qū)生成電路，包括第一可控延遲電路、第二可控延遲電路、第四反相器 INV4以及或邏輯門(mén)0R1，第一可控延遲電路的第一輸入端mi接時(shí)鐘信號(hào)OSC的反相信號(hào)， 第二輸入端IN2接調(diào)節(jié)電路產(chǎn)生的控制電壓信號(hào)Vct，輸出低側(cè)驅(qū)動(dòng)信號(hào)VL至芯片外部半橋；第二可控延遲電路的第一輸入端mi接時(shí)鐘信號(hào)0SC，第二輸入端IN2接控制電壓信號(hào) Vct,輸出高側(cè)驅(qū)動(dòng)信號(hào)VH至芯片外部半橋；低側(cè)驅(qū)動(dòng)信號(hào)VL和高側(cè)驅(qū)動(dòng)信號(hào)VH相或后輸出電壓信號(hào)DT，其負(fù)脈寬表示死區(qū)時(shí)間的大小。該可控延遲電路，包括第一 NMOS管M1、第一基準(zhǔn)電流源I1、電容C1和第一比較器C0MP1，第一基準(zhǔn)電流源I1正極接電源VDD，其負(fù)極與電容C1的一端、第一 NMOS管M1的漏極和第一比較器COMPl的同相端并聯(lián)；第一 NMOS管M1的源級(jí)與電容C1的另一端并聯(lián)接地，其柵極作為該可控延遲電路的第一輸入端mi ；第一比較器COMPl的反相端作為該可控延遲電路的第二輸入端IN2，其輸出作為該可控延遲電路的輸出端OUT。所述的下降沿檢測(cè)電路，包括第一反相器INV1、第二反相器INV2、第三反相器 INV3、第一 PMOS管M4、第一延遲網(wǎng)絡(luò)、第二比較器C0MP2及電阻Rl、R2 ；電阻Rl和R2構(gòu)成電阻分壓網(wǎng)絡(luò)，其輸入端接芯片外部半橋的輸出電壓，其輸出端接第二比較器C0MP2的同相端；第一 PMOS管M4的柵極接時(shí)鐘信號(hào)OSC的反相信號(hào)，其源級(jí)接電源VDD，其漏極接第二比較器C0MP2的輸出端和第一反相器INVl的輸入端；第一反相器INVl的輸出端接第二反相器INV2的輸入端；第二反相器INV2的輸出端作為下門(mén)限電壓信號(hào)VI，該下門(mén)限電壓信號(hào)Vl通過(guò)第一延遲網(wǎng)絡(luò)延時(shí)后產(chǎn)生上門(mén)限電壓信號(hào)V2。所述的調(diào)節(jié)電路包括狀態(tài)檢測(cè)電路和控制電壓生成電路，狀態(tài)檢測(cè)電路的第一輸入端Tl接時(shí)鐘信號(hào)0SC，第二輸入端T2接死區(qū)生成電路的輸出電壓信號(hào)DT，第三輸入端 T3接下門(mén)限電壓信號(hào)Vl，第四輸入端接T4上門(mén)限電壓信號(hào)V2，該狀態(tài)檢測(cè)電路輸出第一脈沖信號(hào)DM和第二脈沖信號(hào)DL到控制電壓生成電路；控制電壓生成電路的第一輸入端Pl 和第二輸入端P2分別接2V基準(zhǔn)電壓和3. 5V基準(zhǔn)電壓，其第三輸入端P3接使能信號(hào)EN，輸出控制電壓信號(hào)VCT。本發(fā)明的優(yōu)點(diǎn)是1.本發(fā)明可通過(guò)死區(qū)生成電路和調(diào)節(jié)電路構(gòu)成的反饋控制環(huán)路自動(dòng)調(diào)節(jié)死區(qū)時(shí)間，調(diào)節(jié)過(guò)程不需要人為操作，實(shí)現(xiàn)了死區(qū)時(shí)間的自適應(yīng)調(diào)節(jié)。2.本發(fā)明由于通過(guò)下降沿檢測(cè)電路自動(dòng)設(shè)定死區(qū)時(shí)間的上、下門(mén)限，這樣不僅避免了因死區(qū)過(guò)小而造成的開(kāi)關(guān)損耗，還減小了因死區(qū)過(guò)大而造成的死區(qū)效應(yīng)，提高了電子鎮(zhèn)流器的效率。3.本發(fā)明可使用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)，集成于電子鎮(zhèn)流器半橋驅(qū)動(dòng)芯片中，無(wú)需增加芯片外圍電路器件，也無(wú)需增加芯片引腳，降低了系統(tǒng)設(shè)計(jì)的成本。


圖1是本發(fā)明的電路的框圖；圖2是本發(fā)明的主要電路原理圖；圖3是本發(fā)明死區(qū)生成電路中的可控延遲電路原理圖；圖4是本發(fā)明調(diào)節(jié)電路中的狀態(tài)檢測(cè)電路原理圖；圖5是調(diào)節(jié)電路中的控制電壓生成電路原理圖；圖6是本發(fā)明在死區(qū)時(shí)間過(guò)小時(shí)的調(diào)節(jié)操作仿真波形圖；圖7是本發(fā)明在死區(qū)時(shí)間過(guò)大時(shí)的調(diào)節(jié)操作仿真波形圖。
具體實(shí)施例方式以下參照附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。參照?qǐng)D1和圖2，外圍振蕩器產(chǎn)生時(shí)鐘信號(hào)傳輸給本發(fā)明的自適應(yīng)死區(qū)時(shí)間控制電路；外圍基準(zhǔn)電壓模塊產(chǎn)生2V及3. 5V的基準(zhǔn)電壓傳輸至調(diào)節(jié)電路2，外圍啟動(dòng)電路產(chǎn)生使能信號(hào)EN傳輸?shù)秸{(diào)節(jié)電路2 ；外圍半橋的輸出電壓VS傳輸給下降沿檢測(cè)電路3，同時(shí)通過(guò)外圍諧振電路輸出至熒光燈。本發(fā)明的自適應(yīng)死區(qū)時(shí)間控制電路包括死區(qū)生成電路1、調(diào)節(jié)電路2和下降沿檢測(cè)電路3，其中死區(qū)生成電路1包括兩個(gè)結(jié)構(gòu)相同的可控延遲電路6， 調(diào)節(jié)電路2包括狀態(tài)檢測(cè)電路4和控制電壓生成電路5。所述第一可控延遲電路的第一輸入端mi接時(shí)鐘信號(hào)OSC的反相信號(hào)，第二輸入端IN2接調(diào)節(jié)電路產(chǎn)生的控制電壓信號(hào)Vct，輸出低側(cè)驅(qū)動(dòng)信號(hào)VL至芯片外部半橋，低側(cè)驅(qū)動(dòng)信號(hào)VL的上升沿相對(duì)于時(shí)鐘信號(hào)OSC的反相信號(hào)的上升沿有一定延遲，該延遲時(shí)間與控制電壓信號(hào)Vct成正比例關(guān)系；所述第二可控延遲電路的第一輸入端mi接時(shí)鐘信號(hào)0SC， 第二輸入端IN2接控制電壓信號(hào)VCT，輸出高側(cè)驅(qū)動(dòng)信號(hào)VH至芯片外部半橋，高側(cè)驅(qū)動(dòng)信號(hào) VH的上升沿相對(duì)于時(shí)鐘信號(hào)OSC的上升沿有一定延遲，該延遲時(shí)間與控制電壓信號(hào)Vct成正比例關(guān)系；低側(cè)驅(qū)動(dòng)信號(hào)VL和高側(cè)驅(qū)動(dòng)信號(hào)VH相或后輸出電壓信號(hào)DT，其負(fù)脈寬表示死區(qū)時(shí)間td的大小，該死區(qū)時(shí)間td的大小與控制電壓信號(hào)Vct成正比例關(guān)系。所述下降沿檢測(cè)電路3用于檢測(cè)芯片外部半橋的輸出電壓VS的下降時(shí)間，它包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一 PMOS管M4、第一延遲網(wǎng)絡(luò)、第二比較器C0MP2及電阻R1、R2 ；電阻R1、R2構(gòu)成電阻分壓網(wǎng)絡(luò)，將較高的外部半橋輸出電壓VS
轉(zhuǎn)換成較低的電壓Y7^x欣接第二比較器C0MP2的反相端；第一 PMOS管M4的柵極接時(shí) Kl + K2
鐘信號(hào)OSC的反相信號(hào)，其源級(jí)接電源VDD，其漏極接第二比較器C0MP2的輸出端，只有在時(shí)鐘信號(hào)OSC為低電平時(shí)，第一 PMOS管M4截止，第二比較器C0MP2才開(kāi)始工作；第二比較器
C0MP2將低的電壓^^ χ欣與地電平進(jìn)行比較，其輸出信號(hào)經(jīng)過(guò)兩級(jí)反相器INVl和INV2 Kl + K2
整形后，作為下門(mén)限電壓信號(hào)VI，該下門(mén)限電壓信號(hào)Vl通過(guò)第一延遲網(wǎng)絡(luò)延時(shí)后產(chǎn)生上門(mén)限電壓信號(hào)V2 ；下門(mén)限電壓信號(hào)Vl和上門(mén)限電壓信號(hào)V2的上升沿分別表示死區(qū)時(shí)間、可調(diào)節(jié)范圍的下門(mén)限值tfl和上門(mén)限值tf2 ；第一延遲網(wǎng)絡(luò)的延遲時(shí)間為tdl，則tf2 = tfl+tdl ； 當(dāng)電子鎮(zhèn)流器發(fā)生死區(qū)時(shí)間過(guò)大的情況時(shí)，死區(qū)時(shí)間td大于上門(mén)限值tf2 ；當(dāng)電子鎮(zhèn)流器發(fā)生死區(qū)時(shí)間過(guò)小的情況時(shí)，死區(qū)時(shí)間td和下門(mén)限值tfl相等。所述狀態(tài)檢測(cè)電路4的第一輸入端Tl接時(shí)鐘信號(hào)0SC，第二輸入端T2接死區(qū)生成電路的輸出電壓信號(hào)DT，第三輸入端T3接下門(mén)限電壓信號(hào)Vl，第四輸入端接T4上門(mén)限電壓信號(hào)V2，該狀態(tài)檢測(cè)電路輸出第一脈沖信號(hào)DM和第二脈沖信號(hào)DL到控制電壓生成電路； 當(dāng)出現(xiàn)出現(xiàn)死區(qū)時(shí)間過(guò)小的情況時(shí)，第一電壓脈沖信號(hào)DM出現(xiàn)一個(gè)300ns的正脈沖；當(dāng)出現(xiàn)死區(qū)時(shí)間過(guò)大的情況時(shí)，信號(hào)DL出現(xiàn)一個(gè)脈寬為tex的正脈沖，其中tex = td-tf2 ；當(dāng)死區(qū)時(shí)間td介于下門(mén)限時(shí)間tfl和上門(mén)限時(shí)間tf2之間時(shí)，表示死區(qū)時(shí)間適中，此時(shí)第一電壓脈沖信號(hào)DM和第二電壓脈沖信號(hào)DL都將保持低電平。所述控制電壓生成電路5的第一輸入端Pl和第二輸入端P2分別接2V基準(zhǔn)電壓和3. 5V基準(zhǔn)電壓，其第三輸入端P3接由外圍啟動(dòng)電路輸出的使能信號(hào)EN，輸出控制電壓信號(hào)VCT。當(dāng)?shù)谝浑妷好}沖信號(hào)信號(hào)DM出現(xiàn)一個(gè)300ns的正脈沖時(shí)，第三NMOS管M3導(dǎo)通， 第三基準(zhǔn)電流源I3對(duì)電容Cct充電300ns，控制電壓信號(hào)Vct上升以使死區(qū)生成電路1上調(diào)
死區(qū)時(shí)間，死區(qū)時(shí)間上調(diào)量為=^^doom ’這是一個(gè)較大的上調(diào)量，即當(dāng)死區(qū)時(shí)間
11 xk^ CT
過(guò)小時(shí)，控制電壓生成電路5采取過(guò)量調(diào)節(jié)，使死區(qū)時(shí)間在一個(gè)時(shí)鐘周期內(nèi)進(jìn)入過(guò)大的狀態(tài)；當(dāng)控制電壓Vct上升到3. 5V基準(zhǔn)電壓時(shí)，Vct被箝位在3. 5V，死區(qū)時(shí)間被箝位在最大值
6tm ；當(dāng)?shù)诙妷好}沖信號(hào)DL出現(xiàn)一個(gè)脈寬為tex的正脈沖時(shí)，控制電壓信號(hào)Vct下降以使死區(qū)生成電路1下調(diào)死區(qū)時(shí)間，死區(qū)時(shí)間下調(diào)量為Δ /’其中tex恰好是電壓信號(hào)
11 X L CT
DT的上升沿與上門(mén)限電壓信號(hào)V2的上升沿的間隔時(shí)間的大小，即當(dāng)死區(qū)時(shí)間過(guò)小時(shí)，控制電壓生成電路5采取適量調(diào)節(jié)，使死區(qū)時(shí)間在一個(gè)時(shí)鐘周期內(nèi)進(jìn)入適中的狀態(tài)；若第一電壓脈沖DM和第二電壓脈沖信號(hào)DL都保持低電平，則控制電壓Vct保持不變，死區(qū)時(shí)間將保持不變。參照?qǐng)D3，可控延遲電路6包括第一 NMOS管M1、第一基準(zhǔn)電流源I1、電容C1和第一比較器COMPl ；第一基準(zhǔn)電流源I1正極接電源VDD，其負(fù)極與電容C1的一端、第一 NMOS管 M1的漏極和第一比較器COMPl的同相端并聯(lián)；第一 NMOS管M1的源級(jí)與電容C1的另一端并聯(lián)接地，其柵極作為該可控延遲電路的第一輸入端mi ；第一比較器COMPl的反相端作為該可控延遲電路的第二輸入端IN2，其輸出作為該可控延遲電路的輸出端OUT。當(dāng)?shù)谝惠斎攵?INl為高電平時(shí)，第一基準(zhǔn)電流源I1對(duì)電容C1充電，當(dāng)C1上的電壓達(dá)到第二輸入端IN2的電平大小時(shí)，第一比較器C0MP1的輸出端OUT的狀態(tài)才翻轉(zhuǎn)為高電平，當(dāng)?shù)谝惠斎攵薽i的電平翻轉(zhuǎn)為低電平時(shí)，第一 NMOS管M1導(dǎo)通，C1迅速放電，輸出端OUT的電平也迅速翻轉(zhuǎn)為低電平。輸出端OUT的上升沿相對(duì)于第一輸入端mi的上升沿的延遲時(shí)間即為死區(qū)時(shí)間td ；
該死去時(shí)間td與控制電壓Vct成正比例關(guān)系A(chǔ) =〒°參照?qǐng)D4，本發(fā)明的狀態(tài)檢測(cè)電路4包括第一觸發(fā)器DFF1、第二觸發(fā)器DFF2、第三觸發(fā)器DFF3、第四觸發(fā)器DFF4及第二延遲網(wǎng)絡(luò)，所述第一觸發(fā)器DFFl的輸入端Dl接電壓信號(hào)DT，其時(shí)鐘端CKl接下門(mén)限電壓信號(hào)VI，其輸出端Ql輸出第一電壓脈沖信號(hào)DM，其反相輸出端XQl的輸出信號(hào)經(jīng)第二延遲網(wǎng)絡(luò)延時(shí)后傳輸回DFFl的清零端CRl ；其中第二延遲網(wǎng)絡(luò)的時(shí)延為300ns，當(dāng)電壓信號(hào)DT的上升沿出現(xiàn)在下門(mén)限電壓信號(hào)Vl的上升沿之后時(shí)，表示死區(qū)時(shí)間沒(méi)有出現(xiàn)過(guò)小的情況，第一電壓脈沖信號(hào)DM保持低電平；當(dāng)電壓信號(hào)DT 的上升沿出現(xiàn)在下門(mén)限電壓信號(hào)Vl的上升沿之前時(shí)，表示死區(qū)時(shí)間過(guò)小，第一電壓脈沖信號(hào)DM將出現(xiàn)一個(gè)300ns脈寬的正脈沖；所述第二觸發(fā)器DFF2的輸入端D2接電源VDD，其時(shí)鐘端CK2接電壓信號(hào)DT，其清零端CR2接時(shí)鐘信號(hào)0SC，其輸出端Q2懸空，其反相輸出端 XQ2接第四觸發(fā)器DFF4的輸入端D4及清零端CR4 ；第二觸發(fā)器DFF2的作用是將電壓信號(hào) DT的上升沿單獨(dú)取出并傳輸至第四觸發(fā)器DFF4 ；第三觸發(fā)器DFF3的輸入端D3接電源VDD， 其時(shí)鐘端CK3接上門(mén)限電壓信號(hào)V2，其清零端CR3接時(shí)鐘信號(hào)0SC，其輸出端Q3接第四觸發(fā)器DFF4的輸入端CK4，其反相輸出端XQ3懸空；第三觸發(fā)器DFF3的作用是將上門(mén)限電壓信號(hào)V2的上升沿單獨(dú)取出并傳輸至第四觸發(fā)器DFF4;第四觸發(fā)器DFF4的輸出端Q4輸出第二電壓脈沖信號(hào)DL。當(dāng)電壓信號(hào)DT的上升沿出現(xiàn)在上門(mén)限電壓信號(hào)V2的上升沿之前時(shí)， 表示死區(qū)時(shí)間沒(méi)有出現(xiàn)過(guò)大的情況，第二電壓脈沖信號(hào)DL保持低電平；當(dāng)電壓信號(hào)DT的上升沿出現(xiàn)在上門(mén)限電壓信號(hào)V2的上升沿之后時(shí)，表示死區(qū)時(shí)間過(guò)大，第二電壓脈沖信號(hào)DM 將出現(xiàn)一個(gè)正脈沖，該正脈沖的脈寬tex恰好是電壓信號(hào)DT的上升沿與上門(mén)限電壓信號(hào)V2 的上升沿的間隔時(shí)間的大小。參照?qǐng)D5，本發(fā)明控制電壓生成電路5主要由第三比較器C0MP3，第二基準(zhǔn)電流源 I2、第三基準(zhǔn)電流源13，兩個(gè)NMOS管M2、M3，三個(gè)傳輸門(mén)TG1、TG2、TG3，兩個(gè)緩沖器BUF1、BUF2 及電容Cct組成，芯片剛上電時(shí)，使能信號(hào)EN為低電平，第一傳輸門(mén)TGl導(dǎo)通，使2V基準(zhǔn)電壓通過(guò)第二緩沖器BUF2對(duì)電容Cct進(jìn)行恒壓充電，使得電容Cct上所存出電壓的初始值為 2V;芯片上電結(jié)束時(shí)，使能信號(hào)EN翻轉(zhuǎn)為高電平，第一傳輸門(mén)TGl截止，斷開(kāi)2V基準(zhǔn)電壓對(duì)電容Cct的充電通路；第二基準(zhǔn)電流源I2與第二 NMOS管M2串聯(lián)接電容Cct的一端，當(dāng)出現(xiàn)死區(qū)時(shí)間過(guò)大的情況時(shí)，第二電壓脈沖信號(hào)DL出現(xiàn)脈寬為tex正脈沖時(shí)，第二 NMOS管M2導(dǎo)通，使第二基準(zhǔn)電流源I2對(duì)電容Cct進(jìn)行恒流放電，放電時(shí)間為，電容Cct上所存儲(chǔ)的電壓下降；第三基準(zhǔn)電流源I3與第三NMOS管M3串聯(lián)接電容Cct的一端，當(dāng)出現(xiàn)死區(qū)時(shí)間過(guò)小的情況時(shí)，第一電壓脈沖信號(hào)DM出現(xiàn)脈寬為300ns的正脈沖時(shí)，第三NMOS管M3導(dǎo)通，使第三基準(zhǔn)電流源I3對(duì)電容Cct進(jìn)行恒流充電，充電時(shí)間為300ns，電容Cct上所存儲(chǔ)的電壓上升； 第二傳輸門(mén)TG2在箝位電壓信號(hào)MAX為低電平時(shí)導(dǎo)通，將電容Cct上所存儲(chǔ)的電壓通過(guò)第一緩沖器BUFl輸出為控制電壓信號(hào)Vct ；當(dāng)控制電壓信號(hào)Vct上升至3. 5V基準(zhǔn)電壓時(shí)，第三比較器C0MP3輸出的箝位電壓信號(hào)MAX翻轉(zhuǎn)為高電平，第二傳輸門(mén)TG2截止，第三傳輸門(mén)TG3 導(dǎo)通，第一緩沖器BUFl輸入將WCct上所存儲(chǔ)的電壓切換為3. 5V基準(zhǔn)電壓，此時(shí)控制電壓信號(hào)Vct被箝位在最大值3. 5V，相應(yīng)地死區(qū)時(shí)間被箝位在最大值tm。本發(fā)明的效果可通過(guò)以下仿真進(jìn)一步說(shuō)明1)仿真條件本發(fā)明應(yīng)用于一款工作頻率為50kHz的電子鎮(zhèn)流器半橋驅(qū)動(dòng)芯片中，使用Cadence軟件進(jìn)行仿真，仿真溫度為25°C，電源電壓為5V，使用標(biāo)準(zhǔn)CMOS工藝。2)仿真內(nèi)容與結(jié)果仿真1，給定芯片外部半橋的輸出電壓VS，其上升沿和下降沿均設(shè)定為2. 5us,使電子鎮(zhèn)流器的初始狀態(tài)為死區(qū)過(guò)小狀態(tài)，通過(guò)本發(fā)明的電路產(chǎn)生第一脈沖信號(hào)DM和第二脈沖信號(hào)DL，通過(guò)本發(fā)明的電路調(diào)節(jié)電壓信號(hào)DT和控制電壓信號(hào)Vct，其結(jié)果如圖6所示， 圖6 (a)為給定的芯片外部半橋的輸出電壓VS，圖6 (b)為電壓信號(hào)DT的仿真結(jié)果，圖6 (c) 為控制電壓信號(hào)VctW仿真結(jié)果，圖6(d)為第一脈沖信號(hào)DM的仿真結(jié)果，圖6(e)為第二脈沖信號(hào)DL的仿真結(jié)果。從圖6可見(jiàn)，電子鎮(zhèn)流器的初始死區(qū)時(shí)間過(guò)小，第一個(gè)時(shí)鐘周期采取過(guò)量調(diào)節(jié)，第一脈沖信號(hào)DM輸出一個(gè)正脈沖，控制電壓Vct信號(hào)上升，電壓信號(hào)DT的負(fù)脈寬變寬，使電子鎮(zhèn)流器進(jìn)入死區(qū)過(guò)大的狀態(tài)，第二個(gè)時(shí)鐘周期采取適量調(diào)節(jié)，第二脈沖信號(hào) DL出現(xiàn)一個(gè)正脈沖，控制電壓Vct信號(hào)適量下降，電壓信號(hào)DT的負(fù)脈寬變窄，使電子鎮(zhèn)流器進(jìn)入死區(qū)適中的狀態(tài)，整個(gè)調(diào)節(jié)過(guò)程用了兩個(gè)時(shí)鐘周期。仿真2，給定芯片外部半橋的輸出電壓VS，其上升沿和下降沿均設(shè)定為1. 5us,使電子鎮(zhèn)流器的初始狀態(tài)為死區(qū)過(guò)小狀態(tài)，通過(guò)本發(fā)明的電路產(chǎn)生第一脈沖信號(hào)DM和第二脈沖信號(hào)DL，通過(guò)本發(fā)明的電路調(diào)節(jié)電壓信號(hào)DT和控制電壓信號(hào)Vct，其結(jié)果如圖7所示， 圖7 (a)為給定的芯片外部半橋的輸出電壓VS，圖7 (b)為電壓信號(hào)DT的仿真結(jié)果，圖7 (c) 為控制電壓信號(hào)VctW仿真結(jié)果，圖7(d)為第一脈沖信號(hào)DM的仿真結(jié)果，圖7(e)為第二脈沖信號(hào)DL的仿真結(jié)果。從圖7可見(jiàn)，電子鎮(zhèn)流器的初始死區(qū)時(shí)間過(guò)大，第一個(gè)時(shí)鐘周期采取適量調(diào)節(jié)，第一脈沖信號(hào)DM保持低電平，第二脈沖信號(hào)DL出現(xiàn)一個(gè)正脈沖，控制電壓信號(hào)Vct適量下降，電壓信號(hào)DT的負(fù)脈寬變窄，使電子鎮(zhèn)流器進(jìn)入死區(qū)適中的狀態(tài)，整個(gè)調(diào)節(jié)過(guò)程用了一個(gè)時(shí)鐘周期。以上僅是本發(fā)明的一個(gè)最佳實(shí)例，不構(gòu)成對(duì)本發(fā)明的任何限制，顯然在本發(fā)明的構(gòu)思下，可以對(duì)其電路進(jìn)行不同的變更與改進(jìn)，但這些均在本發(fā)明的保護(hù)之列。
權(quán)利要求
1.一種電子鎮(zhèn)流器半橋驅(qū)動(dòng)芯片中的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于包括死區(qū)生成電路(1)、調(diào)節(jié)電路( 和下降沿檢測(cè)電路(3)，調(diào)節(jié)電路( 連接在死區(qū)生成電路(1)和下降沿檢測(cè)電路C3)之間，用于產(chǎn)生控制電壓信號(hào)；下降沿檢測(cè)電路C3)用于將檢測(cè)到的芯片外部半橋的輸出電壓的下降沿轉(zhuǎn)換為下門(mén)限電壓信號(hào)Vl和上門(mén)限電壓信號(hào)V2， 并將該下上門(mén)限電壓信號(hào)VI、V2傳輸?shù)秸{(diào)節(jié)電路；調(diào)節(jié)電路( 將產(chǎn)生的控制電壓信號(hào)Vct 傳輸?shù)剿绤^(qū)生成電路；死區(qū)生成電路(1)用于產(chǎn)生低側(cè)驅(qū)動(dòng)信號(hào)VL和高側(cè)驅(qū)動(dòng)信號(hào)VH至芯片外部半橋，并輸出電壓信號(hào)DT再反饋給調(diào)節(jié)電路(3)，以調(diào)節(jié)電控制壓信號(hào)Vct的大小。
2.根據(jù)權(quán)利要求書(shū)1所述的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于所述的死區(qū)生成電路，包括第一可控延遲電路、第二可控延遲電路、第四反相器INV4以及或邏輯門(mén)0R1，第一可控延遲電路的第一輸入端mi接時(shí)鐘信號(hào)OSC的反相信號(hào)，第二輸入端IN2接調(diào)節(jié)電路產(chǎn)生的控制電壓信號(hào)Vct，輸出低側(cè)驅(qū)動(dòng)信號(hào)VL至芯片外部半橋；第二可控延遲電路的第一輸入端mi接時(shí)鐘信號(hào)0SC，第二輸入端IN2接控制電壓信號(hào)Vct，輸出高側(cè)驅(qū)動(dòng)信號(hào)VH至芯片外部半橋；低側(cè)驅(qū)動(dòng)信號(hào)VL和高側(cè)驅(qū)動(dòng)信號(hào)VH相或后輸出電壓信號(hào)DT，其負(fù)脈寬表示死區(qū)時(shí)間的大小。
3.根據(jù)權(quán)利要求書(shū)2所述的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于所述的可控延遲電路，包括第一 NMOS管禮、第一基準(zhǔn)電流源I1、電容C1和第一比較器C0MP1，第一基準(zhǔn)電流源 I1正極接電源VDD，其負(fù)極與電容C1的一端、第一 NMOS管M1的漏極和第一比較器COMPl的同相端并聯(lián)；第一NMOS管M1的源級(jí)與電容C1的另一端并聯(lián)接地，其柵極作為該可控延遲電路的第一輸入端mi ；第一比較器COMPl的反相端作為該可控延遲電路的第二輸入端IN2， 其輸出作為該可控延遲電路的輸出端OUT。
4.根據(jù)權(quán)利要求書(shū)1所述的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于所述的下降沿檢測(cè)電路，包括第一反相器INVl、第二反相器INV2、第三反相器INV3、第一 ？1 )5管禮、第一延遲網(wǎng)絡(luò)、第二比較器C0MP2及電阻Rl、R2 ；電阻Rl和R2構(gòu)成電阻分壓網(wǎng)絡(luò)，其輸入端接芯片外部半橋的輸出電壓，其輸出端接第二比較器C0MP2的同相端；第一 PMOS管M4的柵極接時(shí)鐘信號(hào)OSC的反相信號(hào)，其源級(jí)接電源VDD，其漏極接第二比較器C0MP2的輸出端和第一反相器INVl的輸入端；第一反相器INVl的輸出端接第二反相器INV2的輸入端；第二反相器 INV2的輸出端作為下門(mén)限電壓信號(hào)VI，該下門(mén)限電壓信號(hào)Vl通過(guò)第一延遲網(wǎng)絡(luò)延時(shí)后產(chǎn)生上門(mén)限電壓信號(hào)V2。
5.根據(jù)權(quán)利要求書(shū)1所述的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于所述的調(diào)節(jié)電路(2)包括狀態(tài)檢測(cè)電路(4)和控制電壓生成電路(5)，狀態(tài)檢測(cè)電路(4)的第一輸入端Tl 接時(shí)鐘信號(hào)0SC，第二輸入端T2接死區(qū)生成電路的輸出電壓信號(hào)DT，第三輸入端T3接下門(mén)限電壓信號(hào)VI，第四輸入端接T4上門(mén)限電壓信號(hào)V2，該狀態(tài)檢測(cè)電路(4)輸出第一脈沖信號(hào)DM和第二脈沖信號(hào)DL到控制電壓生成電路；控制電壓生成電路(5)的第一輸入端Pl和第二輸入端P2分別接2V基準(zhǔn)電壓和3. 5V基準(zhǔn)電壓，其第三輸入端P3接使能信號(hào)EN，輸出控制電壓信號(hào)VCT。
6.根據(jù)權(quán)利要求書(shū)5所述的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于所述的狀態(tài)檢測(cè)電路(4)包括第一觸發(fā)器DFF1、第二觸發(fā)器DFF2、第三觸發(fā)器DFF3、第四觸發(fā)器DFF4及第二延遲網(wǎng)絡(luò)，所述第一觸發(fā)器DFFl的輸入端Dl接電壓信號(hào)DT，其時(shí)鐘端CKl接下門(mén)限電壓信號(hào)VI，其輸出端Ql輸出第一電壓脈沖信號(hào)DM，其反相輸出端XQl的輸出信號(hào)經(jīng)第二延遲網(wǎng)絡(luò)延時(shí)后傳輸回DFFl的清零端CRl ；所述第二觸發(fā)器DFF2的輸入端D2接電源VDD，其時(shí)鐘端CK2接電壓信號(hào)DT，其清零端CR2接時(shí)鐘信號(hào)0SC，其輸出端Q2懸空，其反相輸出端XQ2 接第四觸發(fā)器DFF4的輸入端D4及清零端CR4 ；第三觸發(fā)器DFF3的輸入端D3接電源VDD， 其時(shí)鐘端CK3接上門(mén)限電壓信號(hào)V2，其清零端CR3接時(shí)鐘信號(hào)0SC，其輸出端Q3接第四觸發(fā)器DFF4的輸入端CK4，其反相輸出端XQ3懸空；第四觸發(fā)器DFF4的輸出端Q4輸出第二電壓脈沖信號(hào)DL。
7.根據(jù)權(quán)利要求書(shū)5所述的自適應(yīng)死區(qū)時(shí)間控制電路，其特征在于所述的控制電壓生成電路( 包括第三比較器C0MP3、第二基準(zhǔn)電流源I2、第三基準(zhǔn)電流源I3、兩個(gè)NMOS管 (M2, M3)、三個(gè)傳輸門(mén)(TGI, TG2，TG3)、兩個(gè)緩沖器(BUF1, BUF2)及電容Cct ；第二基準(zhǔn)電流源I2與第二 NMOS管M2串聯(lián)接電容Cct的一端，當(dāng)?shù)诙妷好}沖信號(hào)DL出現(xiàn)正脈沖時(shí)，第二 NMOS管M2導(dǎo)通，使第二基準(zhǔn)電流源I2對(duì)電容Cct進(jìn)行恒流放電；第三基準(zhǔn)電流源I3與第三 NMOS管M3串聯(lián)接電容Cct的一端，當(dāng)?shù)谝浑妷好}沖信號(hào)DM出現(xiàn)正脈沖時(shí)，第三NMOS管M3導(dǎo)通，使第三基準(zhǔn)電流源I3對(duì)電容Cct進(jìn)行恒流充電；第一傳輸門(mén)TGl在使能電壓信號(hào)EN為低電平時(shí)導(dǎo)通，使2V基準(zhǔn)電壓通過(guò)第二緩沖器BUF2對(duì)電容Cct進(jìn)行恒壓充電；第二傳輸門(mén) TG2在箝位電壓信號(hào)MAX為低電平時(shí)導(dǎo)通，將電容Cct上所存儲(chǔ)的電壓通過(guò)第一緩沖器BUFl 輸出為控制電壓信號(hào)Vct ；當(dāng)控制電壓信號(hào)Vct大于3. 5V基準(zhǔn)電壓時(shí)，第三比較器C0MP3輸出的箝位電壓信號(hào)MAX翻轉(zhuǎn)為高電平；第三傳輸門(mén)TG3在箝位電壓信號(hào)MAX為高電平時(shí)導(dǎo)通，將3. 5V基準(zhǔn)電壓通過(guò)第一緩沖器BUFl輸出為控制電壓VCT。
全文摘要
本發(fā)明公開(kāi)了一種集成于電子鎮(zhèn)流器半橋驅(qū)動(dòng)芯片中的自適應(yīng)死區(qū)時(shí)間控制電路，主要解決傳統(tǒng)電子鎮(zhèn)流器因死區(qū)時(shí)間固定而導(dǎo)致的開(kāi)關(guān)損耗過(guò)大或死區(qū)效應(yīng)嚴(yán)重的問(wèn)題。本發(fā)明的自適應(yīng)死區(qū)時(shí)間控制電路包括下降沿檢測(cè)電路、調(diào)節(jié)電路以及死區(qū)生成電路，其中下降沿檢測(cè)電路將檢測(cè)到的芯片外部半橋的輸出電壓轉(zhuǎn)換為上、下門(mén)限電壓信號(hào)傳輸?shù)秸{(diào)節(jié)電路；調(diào)節(jié)電路判斷當(dāng)前死區(qū)時(shí)間是否在上、下門(mén)限之間，并根據(jù)判斷結(jié)果產(chǎn)生控制電壓信號(hào)傳輸?shù)剿绤^(qū)生成電路；死區(qū)生成電路根據(jù)控制電壓信號(hào)生成死區(qū)時(shí)間，并將死區(qū)時(shí)間反饋給調(diào)節(jié)電路，該死區(qū)時(shí)間最終將穩(wěn)定在上、下門(mén)限值之間。本發(fā)明減小了電子鎮(zhèn)流器的開(kāi)關(guān)損耗和死區(qū)效應(yīng)，提高了電子鎮(zhèn)流器的效率。
文檔編號(hào)H05B41/36GK102256425SQ201110171669
公開(kāi)日2011年11月23日 申請(qǐng)日期2011年6月23日 優(yōu)先權(quán)日2011年6月23日
發(fā)明者何惠森, 劉福博, 來(lái)新泉, 田磊, 袁冰 申請(qǐng)人:西安電子科技大學(xué)