數(shù)據(jù)通路流水線的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及數(shù)據(jù)通路流水線。
【背景技術(shù)】
[0002]通常期望增大通過(guò)處理器內(nèi)的流水線(例如，算術(shù)邏輯單元)的數(shù)據(jù)吞吐量，且這通常是通過(guò)加快處理器的時(shí)鐘速度來(lái)實(shí)現(xiàn)的。然而，時(shí)鐘速度受限于在流水線內(nèi)寄存器組之間的邏輯的數(shù)量，因?yàn)樵撨壿嫳仨氃谝粋€(gè)時(shí)鐘周期內(nèi)全部被執(zhí)行。對(duì)此的已知解決方案是將組合邏輯分為多個(gè)周期，并將寄存器組插入每個(gè)邏輯塊之間。由于每個(gè)寄存器級(jí)之間有更少的邏輯，因此可以提高時(shí)鐘速度，且現(xiàn)在時(shí)鐘速度受限于執(zhí)行產(chǎn)生的邏輯塊中最慢的邏輯塊所用的時(shí)間。用這種方式分開(kāi)組合邏輯使時(shí)鐘速率能夠加快，時(shí)鐘速率加快增大了吞吐量，但也增大了延遲(因?yàn)閿?shù)據(jù)需要額外的周期以通過(guò)所有邏輯)。除了人工設(shè)計(jì)之外，可使用被稱(chēng)為“寄存器重定時(shí)”的技術(shù)來(lái)確定如何劃分邏輯以及應(yīng)將寄存器放置在哪兒。
[0003]如下所述的實(shí)施例不限于解決在處理器內(nèi)設(shè)計(jì)流水線的已知方法的任何或全部缺點(diǎn)的實(shí)現(xiàn)方式。
【實(shí)用新型內(nèi)容】
[0004]本【實(shí)用新型內(nèi)容】被提供從而以簡(jiǎn)化方式介紹以下【具體實(shí)施方式】中會(huì)進(jìn)一步描述的一組概念。該【實(shí)用新型內(nèi)容】不旨在確定所要求保護(hù)的主題的關(guān)鍵特性或基本特性，也不旨在用于幫助確定所要求保護(hù)的主題的范圍。
[0005]根據(jù)本實(shí)用新型的一方面，提供了一種數(shù)據(jù)通路流水線，其包括:一個(gè)或多個(gè)再生邏輯塊，其在所述流水線中形成并行邏輯通路；輸入寄存器塊，其位于每個(gè)邏輯通路的起始端，其中在任何時(shí)鐘周期中只啟用所述輸入寄存器塊的一個(gè)子集；輸出多工器，其被布置成將所述并行邏輯通路重新合并為單個(gè)輸出；以及單個(gè)輸出寄存器塊，其被連接至所述輸出多工器的輸出端。
[0006]在優(yōu)選實(shí)施方式中，再生邏輯塊可包括兩個(gè)或多于兩個(gè)硬件邏輯塊。
[0007]在優(yōu)選實(shí)施方式中，流水線還可包括在所述輸出多工器和輸出寄存器塊之間的邏輯塊。
[0008]在優(yōu)選實(shí)施方式中，流水線還可包括:中間多工器，其可被連接至所述并行邏輯通路的子集，并可被布置成將所述并行邏輯通路的所述子集合并為單個(gè)輸出。
[0009]在優(yōu)選實(shí)施方式中，流水線還可包括在所述中間多工器和所述輸出多工器之間的邏輯塊。
[0010]在優(yōu)選實(shí)施方式中，每個(gè)邏輯通路可包括第一邏輯塊和第二邏輯塊以及在所述第一邏輯塊和所述第二邏輯塊之間的中間寄存器級(jí)。
[0011]在優(yōu)選實(shí)施方式中，流水線可包括只在所述流水線的輸入端和輸出端的寄存器級(jí)。
[0012]在優(yōu)選實(shí)施方式中，流水線可在處理器的功能單元中。
[0013]在優(yōu)選實(shí)施方式中，流水線還可包括:時(shí)鐘；以及時(shí)鐘門(mén)控單元，其被連接在所述時(shí)鐘與所述輸入寄存器塊中的每個(gè)輸入寄存器塊之間。
[0014]描述了使用再生邏輯塊來(lái)提高流水線的吞吐量的數(shù)據(jù)通路流水線。在實(shí)施例中，流水線或其部分包括若干并行的邏輯通路，每個(gè)邏輯通路包括相同的邏輯。在連續(xù)的時(shí)鐘周期上輪流啟用在每個(gè)邏輯通路起始端的輸入寄存器級(jí)，使得輪流將數(shù)據(jù)讀入每個(gè)邏輯通路，且不同通路上的邏輯異相地運(yùn)行。將邏輯通路的輸出讀入一個(gè)或多個(gè)輸出寄存器級(jí)，且使用多工器合并邏輯通路，該多工器在任何時(shí)鐘周期上從邏輯通路中的一個(gè)選擇輸出。描述了各種優(yōu)化技術(shù)，并在各種示例中還可使用寄存器重定時(shí)。在各種示例中，數(shù)據(jù)通路流水線在處理器內(nèi)。
[0015]第一方面提供數(shù)據(jù)通路流水線，其包括:在流水線內(nèi)形成并行邏輯通路的一個(gè)或多個(gè)再生邏輯塊；在每個(gè)邏輯通路的起始端的輸入寄存器塊，其中在任何時(shí)鐘周期中只啟用輸入寄存器級(jí)的一個(gè)子集；一個(gè)或多個(gè)輸出寄存器塊，其被布置成從一個(gè)或多個(gè)邏輯通路接收數(shù)據(jù)；以及多工器，其被布置成將并行邏輯通路合并為單個(gè)輸出。
[0016]第二方面提供操作數(shù)據(jù)通路流水線的方法，該方法包括:在連續(xù)的時(shí)鐘周期上輪流啟用一組輸入寄存器塊中的每一個(gè)，以將數(shù)據(jù)傳遞到多個(gè)并行邏輯通路中；在多個(gè)時(shí)鐘周期上處理每個(gè)邏輯通路中的數(shù)據(jù)；以及在連續(xù)的時(shí)鐘周期上輪流從每個(gè)邏輯通路選擇一個(gè)輸出。
[0017]第三方面提供設(shè)計(jì)數(shù)據(jù)通路流水線的方法，該流水線包括邏輯且該方法包括:再生邏輯的至少一部分以形成多個(gè)邏輯通路；將輸入寄存器塊添加到每個(gè)邏輯通路的起始端；將輸出寄存器塊添加到每個(gè)邏輯通路的末端；配置流水線以在連續(xù)的時(shí)鐘周期上輪流啟用輸入寄存器塊；配置流水線以在連續(xù)的時(shí)鐘周期上輪流啟用輸出寄存器塊；以及增加多工器以合并來(lái)自邏輯通路的輸出。
[0018]另一方面提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，在其上編碼用于生成處理器的計(jì)算機(jī)可讀程序代碼，該處理器包括如上所述的流水線，并提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，在其上編碼用于生成處理器的計(jì)算機(jī)可讀程序代碼，該處理器被配置成實(shí)施如上所述的方法。
[0019]本文所述的方法可通過(guò)配置有軟件的計(jì)算機(jī)來(lái)實(shí)施，該軟件為機(jī)器可讀形式，并被存儲(chǔ)在有形的存儲(chǔ)介質(zhì)上，例如，當(dāng)程序在計(jì)算機(jī)上運(yùn)行時(shí)且計(jì)算機(jī)程序可在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)上實(shí)現(xiàn)的情況下，以包括用于配置計(jì)算機(jī)以實(shí)施所述的方法的組成部分的計(jì)算機(jī)可讀程序代碼的計(jì)算機(jī)程序的形式，或者以包括適用于實(shí)施本文所述的任何方法的所有步驟的計(jì)算機(jī)程序代碼方法的計(jì)算機(jī)程序的形式。有形的(或非暫時(shí)性的)存儲(chǔ)介質(zhì)的示例包含磁盤(pán)、拇指驅(qū)動(dòng)器、記憶卡等，且不包含傳播的信號(hào)。軟件可適合于在平行處理器或串行處理器上被執(zhí)行，從而使能夠以任何合適的次序或同時(shí)實(shí)施方法步驟。
[0020]本文所述的硬件組件可由在其上編碼計(jì)算機(jī)可讀程序代碼的非暫時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)而產(chǎn)生。
[0021]這確認(rèn)了固件和軟件可被單獨(dú)地使用且有價(jià)值。其旨在包含運(yùn)行在“基本的(dumb) ”或標(biāo)準(zhǔn)的硬件上或控制“基本的”或標(biāo)準(zhǔn)的硬件的軟件，以實(shí)現(xiàn)期望的功能。其還旨在包含“描述”或定義硬件配置的軟件，例如HDL(硬件描述語(yǔ)音)軟件，如被用于設(shè)計(jì)硅芯片或用于配置通用可編程芯片，以實(shí)現(xiàn)期望的功能。
[0022]如對(duì)于技術(shù)人員很明顯的，優(yōu)選的特性可被適當(dāng)?shù)亟Y(jié)合，且可與本實(shí)用新型的任何方面相結(jié)合。
【附圖說(shuō)明】
[0023]參考以下附圖，以示例的方式描述本實(shí)用新型的實(shí)施例，其中:
[0024]圖1示出示例處理器的示意圖，其中可實(shí)施本文所述的方法；
[0025]圖2示出兩個(gè)執(zhí)行流水線的示意圖；
[0026]圖3示出圖2所示的改進(jìn)的執(zhí)行流水線的波形；
[0027]圖4示出可對(duì)圖2所示的改進(jìn)的流水線做出的進(jìn)一步的優(yōu)化；
[0028]圖5示出可對(duì)流水線做出的進(jìn)一步的優(yōu)化；
[0029]圖6示出全流水線式功能單元和使用流水線操作(pipelining)和側(cè)流線(sidelining)組合的功能單元的比較；
[0030]圖7示出兩個(gè)進(jìn)一步改進(jìn)的流水線；
[0031]圖8為示出流水線操作的示例方法的流程圖，其中流水線使用了側(cè)流線；以及
[0032]圖9為設(shè)計(jì)改進(jìn)的流水線的示例方法的流程圖。
[0033]整個(gè)附圖中共同的參考標(biāo)記用來(lái)指示相似的特征。
【具體實(shí)施方式】
[0034]下文中只以示例的方式描述了本實(shí)用新型的實(shí)施例。這些示例代表目前申請(qǐng)人所知道的實(shí)施本實(shí)用新型的最佳方式，然而它們不是實(shí)施本實(shí)用新型的唯一的方式。本說(shuō)明書(shū)闡述了示例的功能以及用于構(gòu)造和操作示例的步驟的順序。然而，可由不同的示例來(lái)實(shí)現(xiàn)相同或等同的功能和順序。
[0035]如上所述，通過(guò)在流水線內(nèi)增加額外的寄存器級(jí)，在每個(gè)寄存器級(jí)之間的邏輯更少，并且可提高時(shí)鐘速度。然而，隨著級(jí)間的邏輯減少，寄存器的設(shè)置和保持時(shí)間變?yōu)閷?duì)寄存器級(jí)間的延遲的更重要的貢獻(xiàn)，且這是限制進(jìn)一步提高時(shí)鐘速度的能力的其中一個(gè)因素(因?yàn)檠舆t對(duì)應(yīng)于最小可能的時(shí)鐘周期)。而且，增加額外的寄存器級(jí)可對(duì)設(shè)計(jì)尺寸(其中寄存器被放置于邏輯的中間，相較于在邏輯的輸入端或輸出端中的任一個(gè)處，其通常需要存儲(chǔ)更多位)以及還有可對(duì)該設(shè)計(jì)的有效功率(由于定時(shí)硬件在使用中的以往周期的大量的寄存器時(shí)鐘)產(chǎn)生不利影響。
[0036]本文描述了數(shù)據(jù)通路流水線以及設(shè)計(jì)和操作數(shù)據(jù)通路流水線的方法，該方法使時(shí)鐘速度能夠加快，并因此可增加流水線的吞吐量。如下所述，在一些示例中，這些方法可結(jié)合寄存器重定時(shí)(或其他常規(guī)的流水線操作技術(shù))來(lái)使用，或者這些方法可獨(dú)立于寄存器重定時(shí)來(lái)使用。在本文所述的方法中，組合邏輯被再生，且再生版本并行且異相地運(yùn)行。這降低了再生塊中的每一個(gè)再生塊內(nèi)的有效時(shí)鐘速度(或有效時(shí)鐘速率)(例如，數(shù)據(jù)可只在交替的時(shí)鐘周期上被定時(shí)進(jìn)入再生塊中，從而塊可具有用以完成的兩個(gè)時(shí)鐘周期)ο通過(guò)減少寄存器級(jí)的數(shù)量，與標(biāo)準(zhǔn)解決方案相比，減少了總的設(shè)置和保持時(shí)間，這使實(shí)際的時(shí)鐘速度能夠被加快。如下面更詳細(xì)地描述，可通過(guò)優(yōu)化邏輯的哪個(gè)部分被再生以及輸出多工器(其將來(lái)自再生塊的結(jié)果合并回到單一通路)和輸出寄存器的位置來(lái)實(shí)現(xiàn)時(shí)鐘速度和/或設(shè)備區(qū)的進(jìn)一步的改進(jìn)。在很多示例中，本文所述的方法被實(shí)現(xiàn)用于不包含任何組合反饋(即，邏輯塊不向其本身反饋)的組合邏輯。然而，在其他示例中，可包含反饋。
[0037]術(shù)語(yǔ)“數(shù)據(jù)通路流水線”(也可將其稱(chēng)為“執(zhí)行流水線”或“流水線”)指的是邏輯塊，該邏輯塊花費(fèi)多個(gè)時(shí)鐘周期以用于待處理信息，且因此通常包括多個(gè)寄存器級(jí)，在寄存器級(jí)之間具有邏輯。在各個(gè)示例中，流水線可能是處理器的一部分(如下面描述的實(shí)例中)，S卩，CPU、GPU或DSP的一部分；然而還可在其它情況下實(shí)現(xiàn)本文所述的方法。
[0038]術(shù)語(yǔ)“組合邏輯(combinat1nal logic) ”指的是邏輯，其中輸出只是當(dāng)前輸入的純函數(shù)且輸出不依賴(lài)于輸入的歷史(不同于時(shí)序邏輯)。流水線可包括組合邏輯和時(shí)序邏輯，且進(jìn)行數(shù)學(xué)計(jì)算的算術(shù)邏輯單元(ALU)的部分可以只包