一種主從控制芯片同步電路、控制器及車輛的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及汽車技術(shù)領(lǐng)域，特別是涉及一種主從控制芯片同步電路、控制器 及車輛。
【背景技術(shù)】
[0002] 當(dāng)今汽車控制器設(shè)計(jì)為滿足功能安全等級的要求，在硬件架構(gòu)設(shè)計(jì)上一般采用主 控制芯片和從控制芯片并行控制，對汽車控制硬件和軟件采用冗余備份的控制方式，以提 高汽車控制的安全性，因此主控制芯片和從控制芯片之間的數(shù)據(jù)和狀態(tài)同步就顯得至關(guān)重 要。
[0003] 采用主控制芯片和從控制芯片并行控制的汽車控制器，兩個芯片之間一般采用 SPI總線進(jìn)行數(shù)據(jù)的通訊。兩者之間為主從式架構(gòu)，主控制芯片1作為主控制端，從控制芯 片2作為從控制端（如圖1所示）。主控制芯片1通過SPI總線的CS片選信號使能從控制 芯片2,產(chǎn)生CLK時鐘信號與從控制芯片2保持同步，通過SPI總線的OUT線與IN線進(jìn)行數(shù) 據(jù)的雙向通訊。
[0004] 由于主控制芯片和從控制芯片采用SPI總線進(jìn)行通訊，而且SPI總線方式只能是 主從的架構(gòu)方式。主控制芯片為主控制端，從芯片作為從控制端。采用此種架構(gòu)方式的汽車 控制器，只能實(shí)現(xiàn)單方向的主動通訊，即主控制芯片和從控制芯片采用查詢應(yīng)答的方式，從 控制芯片的數(shù)據(jù)只有在接收到主控制芯片的指令時進(jìn)行反饋。而且SPI總線為串行總線， 傳輸速度有局限，不能滿足總從芯片之間高速數(shù)據(jù)傳輸和同步的需求。 【實(shí)用新型內(nèi)容】
[0005] 本實(shí)用新型的目的在于提供一種主從控制芯片同步電路來克服或至少減輕現(xiàn)有 技術(shù)的上述缺陷中的至少一個。
[0006] 為實(shí)現(xiàn)上述目的，本實(shí)用新型提供一種主從控制芯片同步電路，所述主從控制芯 片同步電路包括：
[0007] 主控制芯片；
[0008] 從控制芯片；
[0009] 雙端口 RAM，其通過地址總線、數(shù)據(jù)總線和讀寫控制線與所述主控制芯片、從控制 芯片連接。
[0010] 優(yōu)選地，所述數(shù)據(jù)總線為并行總線。
[0011] 優(yōu)選地，所述雙端口 RAM包括：
[0012] 主控制芯片數(shù)據(jù)區(qū)，用于存儲主控制芯片向從控制芯片傳輸?shù)臄?shù)據(jù)；
[0013] 從控制芯片數(shù)據(jù)區(qū)，用于存儲從控制芯片向主控制芯片傳輸?shù)臄?shù)據(jù)；以及
[0014] 共享數(shù)據(jù)區(qū)，用于存儲主控制芯片或從控制芯片故障凍結(jié)數(shù)據(jù)。
[0015] 優(yōu)選地，所述主控制芯片和從控制芯片同時訪問時的仲裁邏輯電路集成在所述雙 端口 RAM內(nèi)。
[0016] 優(yōu)選地，所述主控制芯片和從控制芯片是相同種類的控制芯片。
[0017] 本實(shí)用新型還提供一種控制器，其中，所述控制器包括如上所述的主從控制芯片 同步電路。
[0018] 本實(shí)用新型還提供一種車輛，其中，所述車輛包括如上所述的主從控制芯片同步 電路或如上所述的控制器。
[0019] 在本實(shí)用新型的主從控制芯片同步電路中，主、從控制芯片通過地址總線、數(shù)據(jù)總 線和讀寫控制線連接雙端口 RAM，主、從控制芯片之間能夠?qū)崿F(xiàn)數(shù)據(jù)雙向高速傳輸和同步， 使得主、從控制芯片能夠以并行總線的方式，進(jìn)行雙向主動的數(shù)據(jù)高速傳輸和同步。
【附圖說明】
[0020] 圖1是現(xiàn)有技術(shù)中的主從控制芯片同步電路的示意圖。
[0021] 圖2是根據(jù)本實(shí)用新型第一實(shí)施例的主從控制芯片同步電路的示意圖。
[0022] 附圖標(biāo)記：
[0023]

【具體實(shí)施方式】
[0024] 在附圖中，使用相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能 的元件。下面結(jié)合附圖對本實(shí)用新型的實(shí)施例進(jìn)行詳細(xì)說明。
[0025] 本實(shí)用新型的主從控制芯片同步電路包括：主控制芯片；從控制芯片；以及雙端 口 RAM。所述雙端口 RAM通過地址總線、數(shù)據(jù)總線和讀寫控制線與所述主控制芯片、從控制 芯片連接。
[0026] 從而，主從控制芯片通過地址總線、數(shù)據(jù)總線和讀寫控制線連接雙端口 RAM，解決 了現(xiàn)有的主從控制芯片之間數(shù)據(jù)雙向高速傳輸和同步的問題，使得主從控制芯片能夠以并 行總線的方式，進(jìn)行雙向主動的數(shù)據(jù)高速傳輸和同步。
[0027] 圖2是根據(jù)本實(shí)用新型第一實(shí)施例的主從控制芯片同步電路的示意圖。圖2所示 的主從控制芯片同步電路包括：主控制芯片1(MCU 1);從控制芯片2 (MCU 2);以及雙端口 RAM 3?？梢岳斫獾氖牵谠搶?shí)施例中，可以實(shí)現(xiàn)雙向的傳輸，從而，主控制芯片1與從控制 芯片2的主從關(guān)系是相對而言的。從控制芯片2也可以作為主控制端，而主控制芯片1也 可以作為從控制端。
[0028] 雙端口 RAM 3通過地址總線4a與4b ;數(shù)據(jù)總線5a與5b ;和讀寫控制線5a和5b， 與主控制芯片1、從控制芯片2連接。
[0029] 優(yōu)選地，所述數(shù)據(jù)總線為并行總線?？梢岳斫獾氖?，"串行"就是數(shù)據(jù)一位一位傳 輸?shù)?，?shù)據(jù)線只需要一根，如果支持雙向需要2根，現(xiàn)有技術(shù)的SPI總線即采取的此種串行 數(shù)據(jù)同步方式，數(shù)據(jù)傳輸速度慢。"并行"就是數(shù)據(jù)多位同時傳輸，例如同時傳輸4位、8位、 16位、甚至64位、128位數(shù)據(jù)，從而具有更高的數(shù)據(jù)傳輸速度。與之相適應(yīng)，"并行總線"是 指包括多根數(shù)據(jù)線同時進(jìn)行數(shù)據(jù)傳輸?shù)目偩€。在本實(shí)用新型中，數(shù)據(jù)總線可以為同時傳輸 4位、8位或更多位數(shù)據(jù)的并行總線。
[0030] 如圖所示，所述雙端口 RAM 3包括：
[0031] 主控制芯片數(shù)據(jù)區(qū)（"MCU1數(shù)據(jù)"區(qū)域），用于存儲主控制芯片1向從控制芯片2 傳輸?shù)臄?shù)據(jù)；
[0032] 從控制芯片數(shù)據(jù)區(qū)（"MCU2數(shù)據(jù)"區(qū)域），用于存儲從控制芯片2向主控制芯片1 傳輸?shù)臄?shù)據(jù)；以及
[0033] 共享數(shù)據(jù)區(qū)（"共享數(shù)據(jù)"區(qū)域），用于存儲主控制芯片1或從控制芯片2故障凍 結(jié)數(shù)據(jù)。
[0034] 優(yōu)選地，主控制芯片1和從控制芯片2同時訪問時的仲裁邏輯電路集成在所述雙 端口 RAM 3內(nèi)。
[0035] 在一個可選實(shí)施例中，主控制芯片1和從控制芯片2是相同種類的控制芯片
[0036] 本實(shí)用新型還提供一種控制器，其中，所述控制器包括如上所述的主從控制芯片 同步電路。
[0037] 本實(shí)用新型還提供一種車輛，其中，所述車輛包括如上所述的主從控制芯片同步 電路或如上所述的控制器。
[0038] 雙端口 RAM 3有兩套完全獨(dú)立的數(shù)據(jù)端口、地址端口和讀寫控制端口，可使兩個 CPU (控制芯片）分時獨(dú)立訪問其