一種基于fpga的△-∑d/a轉(zhuǎn)換原理的雙相信號發(fā)生器的制造方法
【專利摘要】本實(shí)用新型涉及信號調(diào)制技術(shù)，具體涉及一種基FPGA的D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，包括FPGA、緩沖電路、信號調(diào)理電路、人機(jī)交互電路和隔離電路；所述FPGA通過所述隔離電路與所述信號調(diào)理電路連接，所述FPGA、緩沖電路以及信號調(diào)理電路串聯(lián)，所述人機(jī)交互電路與所述FPGA連接。本實(shí)用新型解決了普通信號發(fā)生器對模擬濾波器要求很高的缺點(diǎn)，不需要性能要求苛刻的模擬濾波器，就能獲得恢復(fù)出信號，獲得很高的信噪比。
【專利說明】
_種基于FPGA的Λ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器
技術(shù)領(lǐng)域
[0001]本實(shí)用新型屬于信號調(diào)制技術(shù)領(lǐng)域，特別涉及一種基于FPGA的Δ-Σ?/Α轉(zhuǎn)換原理的雙相信號發(fā)生器。
【背景技術(shù)】
[0002]Δ-Σ調(diào)制是一種特殊的信號調(diào)制方法，該種調(diào)制器以遠(yuǎn)高于數(shù)據(jù)信號的頻率對數(shù)據(jù)量化處理，輸出IBit的碼流。在這些離散的輸出編碼中包含有轉(zhuǎn)換器的量化噪聲(ei)。調(diào)制器的輸出等于輸入加上量化噪聲(e1-eH)。量化噪聲等于當(dāng)前的量化誤差信號(ei)減去調(diào)制器前一個(gè)周期的量化誤差。時(shí)域表現(xiàn)為輸出的脈寬信號，頻率等于調(diào)制器的采樣頻率fs。如果把輸出脈沖序列平均化，結(jié)果等于輸入信號。在頻域表現(xiàn)為，將低頻處的量化噪聲推到高頻處。
[0003]因?yàn)椤?Σ原理實(shí)現(xiàn)的數(shù)據(jù)轉(zhuǎn)換器的位數(shù)決定于一位數(shù)據(jù)流頻率相對于信號頻率的倍數(shù)，為了實(shí)現(xiàn)很高的分辨率，必須輸出很高頻率的數(shù)據(jù)流，因此為了實(shí)現(xiàn)很高的位數(shù)，該類轉(zhuǎn)換器一般只適用于高頻范圍。
[0004]Δ-Σ原理被廣泛地應(yīng)用到實(shí)際產(chǎn)生科研中，很多高精度的數(shù)據(jù)轉(zhuǎn)換器都是采用該原理實(shí)現(xiàn)的。TI公司的ADS1256就是一款采用Δ-Σ原理實(shí)現(xiàn)的24位模數(shù)轉(zhuǎn)換器，被經(jīng)常應(yīng)用在工業(yè)、科研領(lǐng)域的高精度數(shù)據(jù)采集的場合。但普通信號發(fā)生器對模擬濾波器要求很尚O
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型的目的是為了解決普通信號發(fā)生器對模擬濾波器要求很高的缺點(diǎn)，利用Delta-Sigma調(diào)制原理設(shè)計(jì)了一種雙相信號發(fā)生器。設(shè)計(jì)核心D/A，以下簡稱Δ-Σ?/Α，其結(jié)構(gòu)由調(diào)制器Δ、N階數(shù)字濾波器積分器ADC.lBit DAC、低通濾波器組成。
[0006]為實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案是:一種基于FPGA的Δ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，包括FPGA、緩沖電路、信號調(diào)理電路、人機(jī)交互電路和隔離電路;所述FPGA通過所述隔離電路與所述信號調(diào)理電路連接，所述FPGA、緩沖電路以及信號調(diào)理電路串聯(lián)，所述人機(jī)交互電路與所述FPGA連接。
[0007]進(jìn)一步地，所述信號調(diào)理電路包括LPF電路、選擇器、6dB衰減器、乘法器以及末級放大電路;所述人機(jī)交互電路包括LCD顯示屏和鍵盤。
[0008]進(jìn)一步地，所述FPGA采用EP4CE40F23C8芯片，片內(nèi)嵌入了N1S Π嵌入式處理器。
[0009]進(jìn)一步地，所述隔離電路采用光耦隔離芯片IS07240，且由線性穩(wěn)壓芯片提供土2.5V電壓供電。
[0010]進(jìn)一步地，所述LPF電路采用4階有源低通濾波器，截止頻率為20kHz，所述濾波器逼近形式為切比雪夫型，采用的放大器為TI單位增益穩(wěn)定的運(yùn)算放大器0PA627。
[0011]進(jìn)一步地，所述選擇器采用繼電器。
[0012]進(jìn)一步地，所述6dB衰減器采用電阻分壓，且衰減前后均采用THS4011作為電壓跟隨。
[0013]進(jìn)一步地，所述乘法器包括采用四象限模擬乘法器AD835，用于幅度控制；控制電壓采用PWM波濾波電路，所述PWM波濾波電路采用兩個(gè)獨(dú)立的一階節(jié)，所述一階節(jié)的放大器采用放大器0PA277，且采用電阻分壓用于控制電壓在所述乘法器的輸入范圍。
[0014]進(jìn)一步地，所述末級放大器采用THS4011。
[0015]更進(jìn)一步地，所述IXD顯示屏選用分辨率為800*480的TFT-1XD彩屏。
[0016]上述雙相信號發(fā)生器上電以后，顯示屏顯示當(dāng)前的運(yùn)行狀態(tài)，使用者按照實(shí)際要求，通過鍵盤選擇輸出信號的類型、頻率、幅度、占空比等信息，并且能夠調(diào)節(jié)兩路信號的相位差。系統(tǒng)通過調(diào)節(jié)FPGA內(nèi)部參數(shù)、改變繼電器檔位等，實(shí)現(xiàn)預(yù)設(shè)信號的輸出，并且在顯示屏上面顯示出相關(guān)信息。
[0017]本實(shí)用新型的有益效果:通過Delta-Sigma調(diào)制器，用遠(yuǎn)高于奈奎斯特的采樣率對數(shù)據(jù)進(jìn)行量化，可以將高精度的數(shù)字信號編碼成I位的碼流。過采樣可以將分布在奈奎斯特頻率范圍內(nèi)的量化噪聲平均分布到過采樣頻帶寬度內(nèi)，在通過低通濾波器得到與輸入數(shù)字信號對應(yīng)的幅度同時(shí)，大大地減小了量化噪聲在信號頻帶內(nèi)的分布，提高了信號的信噪比，即提高了DAC的位數(shù)。這樣，在實(shí)際工程應(yīng)用中，利用Δ-Σ原理實(shí)現(xiàn)的DAC，不需要性能要求苛刻的模擬濾波器，就能獲得恢復(fù)出信號，獲得很高的信噪比。同時(shí)，利用軟件設(shè)計(jì)調(diào)制器非常簡單，僅需在FPGA中內(nèi)建減法器、數(shù)位累加器、比較器即可實(shí)現(xiàn)IBit數(shù)據(jù)輸出，占用很少資源，并且方便程序控制、寫入數(shù)據(jù)。
[0018]采用Δ-Σ原理產(chǎn)生信號，以減小模擬系統(tǒng)對濾波器的要求。采用模擬乘法器的實(shí)現(xiàn)幅度可控，其中一路輸入信號，另一路輸入直流電壓，直流電壓由PWM波經(jīng)低通濾波產(chǎn)生，該方法簡單，穩(wěn)定性較好。選用低噪聲、寬帶模擬乘法器AD835實(shí)現(xiàn)信號幅度的控制，其綜合性能優(yōu)于其他壓控放大器。實(shí)現(xiàn)了兩路獨(dú)立的正弦波、方波、占空比可調(diào)的矩形波、FSK、ASK調(diào)制波以及掃頻信號的產(chǎn)生，兩路信號之間的相差可手動(dòng)設(shè)置，分辨力優(yōu)于0.1度，控制增益的直流電壓精度優(yōu)于12bit。
【附圖說明】
[0019]圖1為本實(shí)用新型一個(gè)實(shí)施方式的基本結(jié)構(gòu)框圖；
[0020]圖2為本實(shí)用新型一個(gè)實(shí)施方式的低通濾波電路圖；
[0021 ]圖3為本實(shí)用新型一個(gè)實(shí)施方式的信號調(diào)理電路圖；
[0022]圖4為本實(shí)用新型一個(gè)實(shí)施方式的幅度控制和末級放大電路圖；
[0023]圖5為本實(shí)用新型一個(gè)實(shí)施方式的信號隔離電路圖。
【具體實(shí)施方式】
[0024]下面結(jié)合附圖對本實(shí)用新型的實(shí)施方式進(jìn)行詳細(xì)描述。
[0025]如圖1所示，本【具體實(shí)施方式】采用的技術(shù)方案如下:一種基于FPGA的Δ-Σ?/Α轉(zhuǎn)換原理的雙相信號發(fā)生器，包括FPGA、緩沖電路、信號調(diào)理電路、人機(jī)交互電路和隔離電路;所述FPGA通過所述隔離電路與所述信號調(diào)理電路連接，所述FPGA、緩沖電路以及信號調(diào)理電路串聯(lián)，所述人機(jī)交互電路與所述FPGA連接。
[0026]上述的雙相信號發(fā)生器中，所述信號調(diào)理電路包括LPF電路、選擇器、6dB衰減器、乘法器以及末級放大電路；所述人機(jī)交互電路包括LCD顯示屏和鍵盤。所述FPGA采用EP4CE40F23C8芯片，片內(nèi)嵌入了N1Sn嵌入式處理器。所述隔離電路采用光耦隔離芯片IS07240，且由線性穩(wěn)壓芯片提供±2.5V電壓供電。所述LPF電路采用4階有源低通濾波器，截止頻率為20kHz，所述濾波器逼近形式為切比雪夫型，采用的放大器為TI單位增益穩(wěn)定的運(yùn)算放大器0PA627。所述選擇器采用繼電器。所述6dB衰減器采用電阻分壓，且衰減前后均采用THS4011作為電壓跟隨。所述乘法器包括采用四象限模擬乘法器AD835，用于幅度控制；控制電壓采用PWM波濾波電路，所述PWM波濾波電路采用兩個(gè)獨(dú)立的一階節(jié)，所述一階節(jié)的放大器采用放大器0PA277，且采用電阻分壓用于控制電壓在所述乘法器的輸入范圍。所述末級放大器采用THS4011。所述LCD顯示屏選用分辨率為800*480的TFT-LCD彩屏。
[0027]上述的雙相信號發(fā)生器中，F(xiàn)PGA采用ALTERA公司的EP4CE40F23C8芯片，片內(nèi)嵌入了N1Sn嵌入式處理器；隔離電路采用電容式數(shù)字信號隔離芯片，實(shí)現(xiàn)信號調(diào)理電路和FPGA的隔離;LPF采用切比雪夫逼近的濾波器實(shí)現(xiàn)，截止頻率為20kHz;選擇器采用物理隔離的繼電器實(shí)現(xiàn);6dB衰減器通過電阻器實(shí)現(xiàn);乘法器采用ADI公司的四象限模擬乘法器實(shí)現(xiàn)；末級放大器采用THS4011實(shí)現(xiàn);人機(jī)交互界面采用TFTIXD彩屏和鍵盤實(shí)現(xiàn)。緩沖器連接FPGA與信號調(diào)理系統(tǒng)，人機(jī)交互電路的IXD顯示屏和鍵盤連接在FPGA上。
[0028]如圖2所示，從Δ-Σ?/Α產(chǎn)生的數(shù)字信號中濾出正弦波的低通濾波電路采用4階有源低通。為了減小濾波器的過渡帶，提高信號質(zhì)量，采用且比雪夫逼近的濾波器，濾波器的放大器采用電壓反饋的運(yùn)算放大器0ΡΑ627實(shí)現(xiàn)。由于正弦波最高頻率為12kHz，因此設(shè)計(jì)濾波器截至頻率為20kHz。
[0029]如圖3所示，因?yàn)檎也ㄊ铅?Σ?/Α產(chǎn)生的數(shù)字信號通過濾波器濾出來的，但是方波和矩形波不能通過濾波器，所以需要分開用不同I/O口輸出，因此通過繼電器進(jìn)行通道的切換，采用繼電器Kl實(shí)現(xiàn)信號的切換，由二極管Dl和NPN三極管I以及電阻Rl實(shí)現(xiàn)了繼電器的驅(qū)動(dòng)電路。輸入信號需要進(jìn)行一定倍數(shù)的衰減后才能進(jìn)入模擬乘法器，因此采用電阻R2和R3分壓的方式進(jìn)行固定增益的衰減，為了阻抗匹配，隔離前后都采用放大器THS4011，AR1和AR2實(shí)現(xiàn)電壓跟隨器作用?？刂瞥朔ㄆ髟鲆嬗玫闹绷麟妷菏怯蒔ffM波通過RC節(jié)組成的低通節(jié)濾出，其他放大器采用高精度電壓反饋運(yùn)算放大器0PA277實(shí)現(xiàn)，為保證更好的濾除高頻成分，低通節(jié)的截止頻率應(yīng)設(shè)計(jì)得足夠低，同時(shí)為了保證直流信號不會(huì)超過乘法器的輸入范圍，采用電阻R6和R7實(shí)現(xiàn)分壓。
[0030]如圖4所示，幅度控制采用四象限模擬乘法器AD835實(shí)現(xiàn)，控制電壓采用PffM波濾波實(shí)現(xiàn)，PWM波濾波電路采用兩個(gè)獨(dú)立的一階節(jié)實(shí)現(xiàn)，一階節(jié)的放大器采用高精度放大器0PA277實(shí)現(xiàn)。并且采用電阻分壓保證控制電壓在乘法器的輸入范圍。
[0031]模擬乘法器AD835的輸出為W=XY，其中一個(gè)輸入接放大器ARl的輸出，另一路接控制電壓的輸出。乘法器輸出接一級固定增益的放大級，為了提高信號的輸出帶寬和幅度，采用高速寬帶雙極型的電壓反饋型運(yùn)放THS4011作為末級輸出的放大器，并且通過反饋電阻實(shí)現(xiàn)1倍放大。
[0032]如圖5所示，為了減少FPGA對模擬電路的影響，本實(shí)施方式重要的I/0接口都采用光耦隔離芯片IS07240對信號進(jìn)行隔離，這樣減少了數(shù)字系統(tǒng)對整體模擬電路的干擾。并且利用線性穩(wěn)壓芯片對光耦進(jìn)行低壓正負(fù)2.5V供電，不僅使其輸出電壓穩(wěn)定，而且使其直接輸出雙極性的數(shù)據(jù)流、方波及矩形波，避免了輸出的直流偏置，簡化后級電路設(shè)計(jì)并且使后級運(yùn)放工作在低共模輸入電壓的狀態(tài)。
[0033]本實(shí)施方式采用的顯示屏為TFTIXD顯示屏，并由FPGA電路驅(qū)動(dòng)顯示。所選用的TFTLCD電容式觸摸屏分辨率為800*480，顯示的內(nèi)容主要是系統(tǒng)的當(dāng)前運(yùn)行狀態(tài)、系統(tǒng)的輸出信號的相關(guān)信息。
[0034]為了提高系統(tǒng)的穩(wěn)定性，系統(tǒng)統(tǒng)一采用線性穩(wěn)壓芯片供電，并且在芯片電源管腳處采用1uF和0.1uF的電容去耦。
[0035]本實(shí)施方式所述的雙相信號發(fā)生器上電以后，顯示屏顯示當(dāng)前的運(yùn)行狀態(tài)，使用者按照實(shí)際要求，通過鍵盤選擇輸出信號的類型、頻率、幅度、占空比等信息，并且能夠調(diào)節(jié)兩路信號的相位差。系統(tǒng)通過調(diào)節(jié)FPGA內(nèi)部參數(shù)、改變繼電器檔位等，實(shí)現(xiàn)預(yù)設(shè)信號的輸出，并且在顯示屏上面顯示出相關(guān)信息。
[0036]應(yīng)當(dāng)理解的是，本說明書未詳細(xì)闡述的部分均屬于現(xiàn)有技術(shù)。
[0037]雖然以上結(jié)合附圖描述了本實(shí)用新型的【具體實(shí)施方式】，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，這些僅是舉例說明，可以對這些實(shí)施方式做出多種變形或修改，而不背離本實(shí)用新型的原理和實(shí)質(zhì)。本實(shí)用新型的范圍僅由所附權(quán)利要求書限定。
【主權(quán)項(xiàng)】
1.一種基于FPGA的Δ - Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:包括FPGAjlW電路、信號調(diào)理電路、人機(jī)交互電路和隔離電路;所述FPGA通過所述隔離電路與所述信號調(diào)理電路連接，所述FPGA、緩沖電路以及信號調(diào)理電路串聯(lián)，所述人機(jī)交互電路與所述FPGA連接。2.根據(jù)權(quán)利要求1所述的基于FPGA的Δ-Σ?/Α轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述信號調(diào)理電路包括LPF電路、選擇器、6dB衰減器、乘法器以及末級放大電路;所述人機(jī)交互電路包括IXD顯示屏和鍵盤。3.根據(jù)權(quán)利要求1所述的基于FPGA的Δ-Σ?/Α轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述FPGA采用EP4CE40F23C8芯片，片內(nèi)嵌入了 N1S Π嵌入式處理器。4.根據(jù)權(quán)利要求1所述的基于FPGA的Δ-Σ?/Α轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述隔離電路采用光耦隔離芯片IS07240，且由線性穩(wěn)壓芯片提供±2.5V電壓供電。5.根據(jù)權(quán)利要求2所述的基于FPGA的Δ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述LPF電路采用4階有源低通濾波器，截止頻率為20kHz，所述濾波器逼近形式為切比雪夫型，采用的放大器為TI單位增益穩(wěn)定的運(yùn)算放大器0PA627。6.根據(jù)權(quán)利要求2所述的基于FPGA的Δ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述選擇器采用繼電器。7.根據(jù)權(quán)利要求2所述的基于FPGA的Δ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述6dB衰減器采用電阻分壓，且衰減前后均采用THS4011作為電壓跟隨。8.根據(jù)權(quán)利要求2所述的基于FPGA的Δ-Σ?/Α轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述乘法器包括采用四象限模擬乘法器AD835，用于幅度控制;控制電壓采用PffM波濾波電路，所述PWM波濾波電路采用兩個(gè)獨(dú)立的一階節(jié)，所述一階節(jié)的放大器采用放大器0ΡΑ277，且采用電阻分壓用于控制電壓在所述乘法器的輸入范圍。9.根據(jù)權(quán)利要求2所述的基于FPGA的Δ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述末級放大器采用THS4011。10.根據(jù)權(quán)利要求2所述的基于FPGA的Δ- Σ D/A轉(zhuǎn)換原理的雙相信號發(fā)生器，其特征在于:所述IXD顯示屏選用分辨率為800*480的TFT-1XD彩屏。
【文檔編號】H03M3/00GK205490491SQ201620278189
【公開日】2016年8月17日
【申請日】2016年4月6日
【發(fā)明人】劉凱媚, 盧瑤, 王昕月
【申請人】武漢大學(xué)