技術(shù)編號：11929138
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種五輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路。背景技術(shù)現(xiàn)有技術(shù)實現(xiàn)該五輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路存在以下缺點和不足之處：一，電路復雜、所需邏輯門數(shù)目較多現(xiàn)有技術(shù)要實現(xiàn)邏輯Y＝～(A+B+C+D+E)，經(jīng)硬件描述語言Verilog代碼編譯，然后綜合后會是如圖2所示：它調(diào)用了2個反相器、1個3輸入端與非門和2個2輸入端或非門。二，信號傳輸延遲大信號經(jīng)此三級門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太...
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該專利適合技術(shù)人員進行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學習。