技術編號：12181997
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及數(shù)字邏輯電路，以及更具體地，涉及多位觸發(fā)器。背景技術圖1是常規(guī)的、一位的、上升沿觸發(fā)的、主從D觸發(fā)器(也被稱為靜態(tài)D觸發(fā)器或者SDFF)10的示意電路圖。SDFF10包括主鎖存器11以及從鎖存器15。在系統(tǒng)時鐘信號CK的第一相位期間，主鎖存器11接收并鎖存一位FF輸入信號D，并且在系統(tǒng)時鐘信號CK的下一相位期間，從鎖存器15接收來自主鎖存器的一位輸出信號m并產(chǎn)生一位FF輸出信號Q，同時主鎖存器11接收并鎖存一位FF輸入信號D的下一個值。具體地，時鐘源103接收系統(tǒng)時鐘信號CK并包括一對...
注意：該技術已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權人授權前，僅供技術研究參考不得用于商業(yè)用途。
該專利適合技術人員進行技術研發(fā)參考以及查看自身技術是否侵權，增加技術思路，做技術知識儲備，不適合論文引用。
該類技術注重原理思路，無完整電路圖，適合研究學習。