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芯片及電子設(shè)備的制作方法技術(shù)資料下載

技術(shù)編號(hào):40642149

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本申請(qǐng)涉及芯片設(shè)計(jì)領(lǐng)域,具體而言,涉及一種芯片及電子設(shè)備。背景技術(shù)、隨著集成電路的復(fù)雜度不斷增加,為了能有效的篩選出芯片的故障、減少測(cè)試時(shí)間,掃描鏈測(cè)試技術(shù)發(fā)揮了重要作用。集成電路規(guī)模的不斷發(fā)展,為避免掃描鏈(scanchain)過(guò)長(zhǎng)不利于測(cè)試,就需要引入嵌入式確定性測(cè)試(embedded?deterministictesting,簡(jiǎn)稱edt)壓縮技術(shù),增加掃描鏈數(shù)量,減小掃描鏈的長(zhǎng)度。掃描鏈數(shù)量不斷增加,而芯片的輸入輸出(input/output,簡(jiǎn)稱i/o)資源卻相對(duì)有限,因此需要分時(shí)復(fù)用...
注意:該技術(shù)已申請(qǐng)專利,請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出,在未取得專利權(quán)人授權(quán)前,僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán),增加技術(shù)思路,做技術(shù)知識(shí)儲(chǔ)備,不適合論文引用。

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