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利用浮點(diǎn)架構(gòu)的定點(diǎn)除法電路的制作方法技術(shù)資料下載

技術(shù)編號:6535198

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本發(fā)明涉及利用浮點(diǎn)架構(gòu)的定點(diǎn)除法電路。提供一種用于將兩個二進(jìn)制數(shù)相除的系統(tǒng)、方法和計算機(jī)程序產(chǎn)品。除法器使用浮點(diǎn)歸一化架構(gòu)來實施定點(diǎn)除法函數(shù)以產(chǎn)生最接近的初始商近似值。除法器通過將每個數(shù)縮放必需的二倍而將輸入被除數(shù)和除數(shù)歸一化到范圍[0.5,1.0)。向除法器核心提交歸一化的輸入,所述除法器核心可以被優(yōu)化用于將此類有限的范圍的輸入相除。然后,將除法器核心輸出重新縮放適當(dāng)?shù)亩?、適當(dāng)?shù)貛Х枺⑶壹虞d到飽和寄存器中以便以各種格式輸出。除法器核心以遞減的有效值...
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